Beste forumleden,
Mijn Xilinx Spartan6 FPGA krijgt kloksignaal van een 50 MHz oscillator. Ik wil met ingebouwde PLL’s een tweede klok van 294,897… MHz opwekken. Dat betekent frequentie delen door 49 en vermenigvuldigen met 289. Een enkele PLL volstaat niet. Volgens de specs mogen teller en noemer van de breuk hoogstens gelijk zijn aan 32. Twee PLL's in serie kunnen die klus klaren. Iedere PLL vermenigvuldigt met 17 en deelt door 7.
Intussen heb ik deze lijntjes geschreven:
clk_wiz_v3_6 hhclk (.CLK_IN1(clk),.CLK_OUT1(clk121),.CLK_OUT2(sclk),.RESET(rst));
clk_wiz_v3_6 hhhclk (.CLK_IN1(clk121),.CLK_OUT1(clk294),.CLK_OUT2(dumclk),.RESET(rst));
Het probleem zit hem in clk121. De output van de eerste lijn mag blijkbaar niet op die manier met de input van de tweede worden verbonden.
Ik begrijp de twee foutmeldingen niet:
1) NgdBuild:770 - IBUFG 'hhhclk/clkin1_buf' and BUFG 'hhclk/clkout1_buf' on
net 'clk121' are lined up in series. Buffers of the same direction cannot be placed in series.
2) NgdBuild:924 - input pad net 'clk121' is driving non-buffer primitives:
pin O on block hhclk/clkout1_buf with type BUFG
Wat kan ik doen om dit werkende te krijgen ?
Op voorhand bedankt voor uw tips.
Vriendelijke groeten,
Eduard
[Bericht gewijzigd door Eduard2 op zaterdag 19 september 2020 18:08:17 (38%)