Tijdens mijn stage elektrotechniek hbo, ben ik bezig met het verbeteren van een PLL sturing. Nu heb ik de schakeling ingesteld dat er wordt gelocked bij een frequentie van 47997 Hz tot 48 010 Hz. Deze range wil ik vergroten, tevens met het behouden van een lage jitter.. het gaat om het IC CD74HC7046AM met behulp van een extra VCXO regeling: MK3722GLF.
Met het verandere van de C_LD van 10nF vaar 1 uF maakt geen verschil voor de lock range?
Heeft iemand hier ervaring over? of misschien een suggestie ?
Alvast bedankt, mvg
Rein
Ik heb de datasheet niet bekeken van dat IC, maar om je op weg te helpen: ik zou een driehoekspanning aanbieden op de frequentieingang. Daarmee varieert de frequentie dus afhankelijk van de spanning van de driehoekspanning op dat moment.
Arabel
Re-integratiecoach uitgerangeerde en degoutante electronen
4046/7046/9046
Ik weet niet of je 'm al heb ,maar NXP (philips) heeft er een designersguide voor gemaakt, ik heb m nu voor me liggen met diskette
Je kunt 'm ook downloaden in digitale vorm op : http://ics.nxp.com/literature/?type=book
ergens onderaan...
Op diskette staat een pll design programma ,ik hoop wel voor je dat je nog een MSDOS pc-tje heb liggen, anders werkt t niet.
die C_ld is van de lock detect , je moet je lock in range vergroten
door aanpassing van je loopfilter en R1/C1.
mvg