Regulator voor een PLL circuit?

Regelaars zijn rotdingen als het om ruis gaat.
Je kunt natuurlijk eenvoudig de voedingsspanning filteren voordat je het aan de PLL aanbied.

Is dat een optie?

Voor 10dB kun je een paar condensatoren nemen en een spoeltje/weerstand.

Voor meer dB's is er toepassing van Maxim:

http://www.maxim-ic.com/app-notes/index.mvp/id/899

Met deze site kan ik wel wat, bedankt. Eigelijk ben ik naar iets opzoek dat ik de ruis op ongeveer -90dB krijg.

Het filteren van de spanning die ik op de ingang zet heb ik al dusdanig gefilterd. (gemeten= -75 dB).

Zou ik misschien ook iets kunnen doen met een OpAmp? ik weet dat ik hiermee ook een geschikte voeding kan maken? maar heb daar verder weinig ervaring mee.

mvg Rein

Wat wil je precies bouwen?

Hoe ver moet je de PLL in frequentie kunnen verschuiven? Heb je een RC-oscillator? Een LC-oscillator, of wil je misschien een kristal-oscillator locken aan GPS?

Een goede oscillator is zodanig gebouwd dat de voedingsspanning weinig invloed op de frequentie heeft...

Het gaat om een PLL schakeling, opgebouwd uit twee chips: MK3722GLF en de 74HC7046AM. Het schema ben ik aan het aanpassen, omdat de ruis ook degelijk invloed heeft op de jitter van het geproduceerde klok signaal, wil ik deze minimaliseren om de jitter zo laag mogelijk te krijgen.

De frequentie zit op 48 KHz of 44.1 KHz. (Dit is instelbaar op de MK3722GLF). Aan deze chip zit een Kristal (VCXO schakeling dus).

Nu denk ik dat het wel degelijk van belang is om de ruis laag te krijgen om de jitter laag te krijgen..

Mvg Rein

1) klinkt alsof je een klok voor je ADC aan het bouwen bent voor audio toepassingen. Als je een 20MHz clock gewoon deelt en dan er een hele clock naast zou zitten (0.25%) dan kan je dat nog niet horen. Jitter in de clock is dus m.i. niet van belang. (Het is vast ook niet te meten, als je ingangssignaal behoorlijk begrenst is tot 20kHz. )

2) Een PLL schakeling is pas moeilijk als het verschil in frequenties groot is. Als je van 1Hz 44.1kHz moet maken, dan heb je een serieus probleem. Wil je van 20MHz naar 48kHz, dan kan je gewoon door 417 delen voor een afwijking van 0.08% in frequentie. Als dat echt onacceptabel is, dan zijn er deeltallen te verzinnen die goed uitkomen, zodat het niet moeilijk is. De jitter blijft dan ook verwaarloosbaar.

Ik zie dat je chipje behoorlijke specs heeft kwa jitter: 150ps peak-peak. Dat is denk ik dan gewoon met een normale voeding. Als je het beter wil, maak je een weerstand-condensator filter, of spoel-condensator filter voor je chipje. Ik denk dat je dan al snel richting de specs van het chipje gaat kwa jitter.

Je moet je realiseren dat jitter niet alleen uit de voeding heoft te komen. Ook ruis op een intern signaal zorgt er voor dat ie perongeluk naar beneden stuurt, terwijl het naar boven had moeten zijn. Daar komt ie wel weer achter, maar ondertussen zie jij wat jitter op de uitgang........

Je zou kunnen overwegen een regelaar op te bouwen rond een high speed low noise opamp waarbij je de referentie goed kan ontkoppelen. Bij driepoot regelaars is de bandgap op de chip de voornaamste bron van ruis. Maar vooral het ontwerp van het loopfilter is van cruciaal belang, gebruik enkel NPO of folie condensatoren, X7R of slechter keramische materialen geven gegarandeerd extra jitter.

Als je weinig jitter wilt kun je beter beginnen met het nemen van een andere PLL-chip. De 4046 heeft erg veel last van dead zone. Dat gaat je opbreken.

De voeding mag gene probleem opleveren bij een kristalgestuurde oscillator. Ik neem aan dat het chipje goed in elkaar zit, en dan is de jitter verwaarloosbaar.

Het zal de PLL zijn die de jitter oplevert, niet de oscillator zelf.

Mocht filtering nodig zijn dan kun je, zoals gezegd het best beginnen met een weerstand/condensator-filter. Als het goed is zal de sterkte van de ruis/jitter op de uitgang gewoon lineair meegaan met de ruis op de voeding. Als je dus merkt dat je last van ruis hebt als gevolg van jitter, dan kun je het ruisspectrum gewoon affilteren met een RC-filter in de voeding met hetzelfde effect alsof je dat filter achter de audio zou zetten. (behalve dan dat je de audio natuurlijk niet meefiltert)

@rew: Waarschijnlijk moet het chipje inlocken op een bitstream waarvan de frequentie al vastgesteld is. En dan is een PLL wel erg fijn.

Op 8 oktober 2010 20:22:09 schreef (Z)weetvoetje:
De 4046 heeft erg veel last van dead zone. Dat gaat je opbreken.

Met PC2 alleen, maar inderdaad. De 9046 zou dit probleem niet meer hebben. Hoe dat met de 7046 is zou ik niet weten.

http://www.micrel.com/_PDF/mic5209.pdf

Je kunt ook zelf wat maken. Met twee flip-flops en een paar transistoren lukt dat prima. Dat is wat ik ooit gedaan heb om een radio te bouwen. Maar dan moet je wel wat kaas hebben gegeten van analoge techniek.
Er zijn inderdaad 4046-achtige dingen die het niet hebben, maar typenummers weet ik niet.

@jojo, de andere comperatoren hebben dat inderdaad niet, maar die hebben veel grotere nadelen.

Op 8 oktober 2010 11:33:53 schreef RKSHOP:
Met deze site kan ik wel wat, bedankt. Eigelijk ben ik naar iets opzoek dat ik de ruis op ongeveer -90dB krijg.

Het filteren van de spanning die ik op de ingang zet heb ik al dusdanig gefilterd. (gemeten= -75 dB).

Zou ik misschien ook iets kunnen doen met een OpAmp? ik weet dat ik hiermee ook een geschikte voeding kan maken? maar heb daar verder weinig ervaring mee.
mvg Rein

De schakeling die ik postte dempt de ruis met 40 dB.
Dus -75 -40 = -115 dB.
Ruim voldoende.
Ik betijwfel overigens of je die -90 dB zult halen en ik betwijfel ook of je deze waarde voor jou toepassing nodig zult hebben.
Of het moet een significant marketing element zijn..
Zoiets als 'more is better'.

Bij de Micrel 5209 is de noise gespecificeerd als 300nV/√Hz.

Alvast heel erg bedankt voor al deze reactie's, bij farnell heb ik de MIC5209 besteld. Dit lijkt me een zeer goede chip om inderdaad voor een stabiele voeding spanning te zorgen.

Nu ga ik me richten op de twee andere chips, want ik weet dat deze ook aangepast moeten worden, wil ik de jitter in het totale circuit minimaliseren. .

@Bart > Die schakeling zal ik even goed bestuderen. in ieder geval bedankt.

Zijn er nog goede VCXO alternatieven voor (MK3722GLF)??

Die VCXO lijkt mij wel prima... Een kristaloscillator is altijd wel stabiel. Zolang de PLL erbij maar goed klopt.

Op 8 oktober 2010 20:22:09 schreef (Z)weetvoetje:
@rew: Waarschijnlijk moet het chipje inlocken op een bitstream waarvan de frequentie al vastgesteld is. En dan is een PLL wel erg fijn.

Ah. Duidelijk. En als je er een tiende bitperiode naast komt te jitteren? Dan is er toch niks aan de hand? Zonder poespas moet het toch goed mogelijk zijn om de PLL binnen de grenzen van een digitaal bit te krijgen?

Ik heb nog wel een paar vergulde kabeltjes te koop, hoor!

Haha dat is natuurlijk ook een optie. Deze print is bedoeld als een klok in een extern 'hart' van een of meerdere mengtafels.

Deze mengtafels worden gebruikt voor live radio uitzendingen. Het is dus van belang dat er een ZEER stabiele klok opgewekt wordt, dus ik wil er alles aandoen op de jitter te reduceren. . Vandaar dat ik me er echt op richt alles te optimaliseren.

Voor de duidelijkheid moet deze pll zich kunnen locken aan verschillende standaard frequenties, 44.1KHz en 48.0 KHz.

Instabiliteit/jitter van de klok zorgt voor ruis op de audio. De meeste DAC's maken (onder andere) gebruik van PWM (dacht ik tenminste) En in dat geval is jitter natuurlijk meteen hoorbaar als ruis.

De Q-factor van een kristaloscillator is echter zo goed dat dat ding bijna geen faseruis produceert. En als het al wat ruis produceert, dan is dat alleen maar op vrij lage frequenties. Boven de 1kHz zal het niet komen, simpelweg omdat het kristal zo'n hoge Q-factor heeft. (het filtert alle ruis met meer afwijkende frequenties er gewoon uit)

Echter de PLL moet er natuurlijk voor zorgen dat de fase ook klopt. En daar kunnen wel wat problemen ontstaan, als de PLL en het bijbehorende filter niet lekker kloppen. Een goed PLL-filter maken is niet zo moeilijk, dat zal wel lukken. Maar de dode zone van een PLL chip (pin me er niet op vast, maar ik dacht dat dat bij de cmos 4046 wel tientallen nanosecondes was) zorgt ervoor dat je ALTIJD tientallen nanosecondes fasefout hebt. (het stuitert dan heen en weer tussen 50 nanoseconde voorlopen, dan begint de PLL pas bij te regelen, waarna het doorschiet tot 50ns achterlopen, waarna de PLL weer eens in actie schiet en hij weer begint voor te lopen.
Bij de 74hc4046 zal het waarschijnlijk nog maar een paar ns zijn. Maar het heeft wel een vaste frequentie, en het wordt dus veel sneller storend dan simpelweg ruis.
Het enige dat helpt is een betere PLL chip nemen, of zelf iets te bouwen zonder dode zone. Als je zelf wat bouwt, zorg er dan voor dat de twee chargepumps bij perfecte lock eventjes tegelijk stroom leveren. (dit is het verschil met de 4046, daar zijn beide chargepumps altijd uit bij perfecte lock. Pas bij een fasefout van meer dan +/-50ns krijgen ze tijd om aan te gaan)