FPGA Cyclone II output buffer

Hallo,

even een kort vraagje: ik heb een clk signaal dat uit de FPGA komt, via een IO pin naar een groepje ADC's gaat. Nu is die klok 12.5MHz. Als ik dit signaal op een scoop bekijk is dit geen mooi klok signaal. Dit komt natuurlijk door de beperkte bandbreedte van de scoop. Maar ook bij een 500kHz signaal zie ik toch een duidelijke RC constante.

Ik heb gewoon de signalen aan een output pin gehangen. Nu vroeg ik me af of er een vorm van buffer kan tussen geschakeld worden om de flanken steiler te maken, of dat er een optie is die dit automatisch doet. De iostandaard is nu LVTTL3.3V

Bedankt

Met wat voor scoop meet je dit? 12.5MHz is echt peanuts voor een FPGA. Zorg er wel voor dat de drivestrength hoog genoeg staat en indien mogelijk de slewrate op fast. Hoewel ik zelf nog 12mA slow gebruik voor 40MHz.
Vergeet niet een serieweerstand van 50-100ohm vlak bij de FPGA te zetten.

Maar voor het meten van een 12.5MHz blokgolf zul je toch wel een scoop moeten hebben met bandbreedte van >100MHz, anders krijg je de vervorming waar je het over hebt.

De scoop is een tektronix TDS2012, met een BB van 100MHz. Dat zou dus de reden kunnen zijn.

Die drivestrength waarover je spreekt, waar kan ik die instellen?

Jan

Je kunt dit instellen in quartus (geen idee waar, ik gebruik xilinx ise). Voor de cyclone 2 kun je kiezen uit 4, 8, 12, 16, 20 of 24 mA. Ik zie verder niks staan over slewrate, dus ik denk dat dat er niet in zit.

Maar die scope moet wel kunnen, een blokgolf van 12.5MHz moet iig duidelijk herkenbaar zijn als blokgolf en geen sinus.

Het zit ergens in de assignments. Geloof onder I/O standards or I/O features (uit m'n hoofd dus weet het niet precies) zit zoiets als output current of current limit.

Ik zou even die clock ook op een gewone I/O pin dupliceren en daar bekijken. Het is niet normaal dat je geen mooie blokgolf vorm bekomt. Als je niets bepaald hebt in je settings, staan die uitgangen normaal op 24mA en geven perfecte blokgolven. De belasting op je gemeten signaal door die ADC's kan hoger zijn en mogelijks het signaal vervormen. Maar direct op een vrije I/O pin op de connector meten met kort verbonden gnd moet je een goed signaal geven.

Het lag aan de probes... Die gingen maar tot 6MHz op 1x instelling :s De capaciteit was dus veel te groot (het zijn de STANDAARD probes die bij de scoop geleverd worden. Op 10x gaan ze tot 200MHz, en dat is beter. Ze geven wel wat ondershoot, maar dat is dus ook te weiden aan de capaciteiten)

Bedankt

Op 21 september 2007 16:03:17 schreef stecj366:
Het lag aan de probes... Die gingen maar tot 6MHz op 1x instelling :s De capaciteit was dus veel te groot (het zijn de STANDAARD probes die bij de scoop geleverd worden.

Waar heb ik dit onlangs nog gelezen hier op CO ..... :D

Op 21 september 2007 16:25:50 schreef fotoopa:
[...]
Waar heb ik dit onlangs nog gelezen hier op CO ..... :D

Geen idee, waar? :)

En de problemen blijven zich maar opstapelen, grmbl...

Volgend probleem: Er zijn prototype connectors op het board, 2, proto1 en proto2. in de datasheet van het board staat dat proto2_io0 op pin AE24 van de fpga zit. Als ik hier een signaal aan toe ken krijg ik volgende errors:


Error: Can't place pins assigned to pin location Pin_AE24 (IOC_X65_Y2_N2)
       Info: Pin SData[0] is assigned to pin location Pin_AE24 (IOC_X65_Y2_N2)
       Info: Pin ~LVDS150p/nCEO~ is assigned to pin location Pin_AE24 (IOC_X65_Y2_N2)

Die LVDS... pin is niet van mij, staat nergens in het design, en als ik die opzoek vind ik die nergens terug. Maar toch genereert quartus fitter die error. Ergens moet du ofwel die pin aanwezig zijn (waarschijnlijk), of die AE24 locatie is fout (onwaarschijnlijk, omdat altera ze ook gebruikt in hun voorbeelden). Zou ik ergens die pin hebben overzien? Ik wil die pin echt wel gebruiken, omdat mijn ADC kaart er al voor ontworpen is, en ik die dus echt nodig heb (zonder de ad pcb te ver****)

Iemand hier ideen?

Ja, die quartus en altera is allemaal nieuw voor mij, vandaar dat het nog wat stuntelig is. Maar signaltapII is een droom :)

EDIT: ok probleem opgelost. Het blijkt dat die nCEO een programmeerpin kan zijn, en dat stond bij quartus ingesteld dat die niet als programmeerpin gebruikt kon worden. Daar lag het dus aan. Hooray :) Het staat bij Assignments - Device - Device & Pin options - Dual purpose pins - "use as regular IO" selecteren in de dropdown box

Op 21 september 2007 11:28:00 schreef KillerB the Supreme:
Met wat voor scoop meet je dit? 12.5MHz is echt peanuts voor een FPGA.

just ... ik heb er nu eentje wat 160 MHz naar buiten spuugt ... no problemo.