Het probleem:
Als ik verilog tik kan ik gebruik maken van parameters en defines. Erg handig als ik later iets wil aanpassen hoeft dat maar op 1 plek en de computer doet de rest.
Echter als ik nu blokjes maak van mijn Verilog code en deze in schematic entry wil gebruiken dan kan ik in schematic entry pinnetjes e.d. aan de blokken hangen maar in de naamgeving van deze pinnen kan ik geen parameter namen gebruiken (als ik synthetiseer zegt hij dat het een getal moet zijn en niet een parameter of define)
En dus als ik iets verander dan moet ik al die pinnen weer gaan hernoemen.
De vraag:
Weet iemand hoe ik ondanks alles toch iets van parameters of defines in schematic entry kan gebruiken?
Parameters komen rechts links boven je blokje te staan als ik het me goed herinner. Zover ik weet kunnen pin namen/locaties geen parameters of defines zijn en moet je deze dus handmatig (overal) veranderen.
zoals hier:
