VHDL en libraries GRRRRR !

Wanneer gebruik je welke library ? ik ben hier mijn tanden aan het stukbijten op rottigheid waar niet aan uit kan.

numeric_std versus std_logic_unsigned
der is altijd wel wat met die bibliotheken.

Met numeric_std moet je constant zelf conversies zitten doen tussen unsigned en logic_vector en met de andere heb je continue problemen als je gewoon x = x + 5 wilt doen wanner x een std_logic_vector is.

ik heb een blok waar alle input en outputs std_logic vectoren zijn.
hoe implementeer ik in dat blok nu makkelijkst rekendingde functies ? a= b *5 c = b /3 enzomeer.

Daar moet toch een oplossing voor zijn ? het is om de muren op lopen .al dat gefruinnik met dingen die niks te maken hebben met een probleme oplossen. ( hates VHDL more and more everyday). ik moet niks anders doen dan unsigned , to_unsignend en std_logic_vector en to_std_logic_vector oproepen ...
der moet toch een makkelijker manier zijn ?

Hey free_electron

Ik deel dat gevoel volledig. Aan VHDL is kop nog staart te krijgen, de meest consequente taal ooit. De beste hulp die ik al tegengekomen ben is de hdt editor van sigasi. Je kan een gratis versie downloaden op de website... echt de moeite om eens uit te proberen.

Wat die library betreft:
std_logic_unsigned is deprecated je zou dus altijd numeric_std moeten gebruiken.

Deprecated library std_logic_unsigned:
Although this package is typically installed in the library IEEE
it is NOT standard, and different vendors have different and mutually
incompatible versions. Also, there are naming clashes when this
packages is used with others.
It is recommended to use IEEE.NUMERIC_BIT or IEEE.NUMERIC_STD.
See Section 4.11 on http://tams-www.informatik.uni-hamburg.de/vhdl/doc/faq/FAQ1.html#4.11

Wat die converties betreft vrees ik dat je niet zonder kan. Volgens mij zijn de ingangen en uitgangen best std_logic_vectors en inwendig gebruik je volgens mij best unsigned.

Groeten
Calvin

Well Free, om eerlijk te zijn verwacht ik nog wel steeds een "Van 0 en 1 tot FPGA" geheel gericht op VHDL gebruikers ;)

Is het niet makkelijker voor je om dat ding gewoon in Verilog te maken en dan een VHDL wrapper er omheen?

Dit gebruik ik soms voor school, schrijven in verilog, VHDL maken:

http://www.syncad.com/vhdl_verilog_translator.htm

Jongens, ik heb het al vaker geroepen hier, maar de taal maakt geen f..k uit om "het vak" te begrijpen. Als je weet wat de functie van je design moet zijn, en hoe het er in hardware ongeveer uit moet zien, dan schrijf je het zowel in Verilog als in VHDL zo op. Da's dan nog maar een erg kleine stap. Dus dat boek van free is net zo bruikbaar voor VHDL als voor Verilog gebruikers.

@Uranium, als je de Verilog al hebt, waarom wil je dan per-se toch nog VHDL hebben?

[Bericht gewijzigd door flipflop op (10%)]

ik had deze thread gestart omdat ik er niet aan uit geraakt wat er nu eigenlijk de beste library is om te gebruiken.
alle 2 lijnen code moest ik niks anders doen van converteren van hot naar her via allerlei constructies. Der zijn verschillende libs die ongeveer hetzelfde doen maar op een andere manier , en ze vechten tegen elkaar ...

Op 25 oktober 2009 20:18:05 schreef flipflop:
@Uranium, als je de Verilog al hebt, waarom wil je dan per-se toch nog VHDL hebben?

Omdat ze op school liever vhdl hebben.