VHDL: code review voor beginner

		signal NrOfAirguns, NrOfAirgunsCounter, WriteAdress : integer range 0 to 1023;--maximum 256 kleppen maar hoogste bit wordt gebruikt voor write enable in ScanRam
	signal WriteAdress_STD : std_logic_vector(9 downto 0);

	--Dit process telt het aantal klok pulsen van CLK/DATA, omdat verschillende systemen bestaan.
	
	-- OPM: Waarom niet van NrOfAirgunsCounter een variabele maken (en binnnen 1 process werken) ipv signaal; 
	-- dan kan deze volledig sequentieel gebruikt worden?
	
	process(MasterClk)
	begin
		If rising_edge(MasterClk) then
			if Stop = '1' then
				NrOfAirgunsCounter <= 0;
				-- Opm: waarom eerst naar NrOfAirguns, en niet direct naar WriteAdress?
				-- Gaat alles met één clock van de masterclock vervroegen... => is dit kritisch?
--				NrOfAirguns <= NrOfAirgunsCounter-1;
--				WriteAdress <= NrOfAirguns;
			elsif FallingCLK_i = '1' then
				NrOfAirgunsCounter <= NrOfAirgunsCounter + 1;
--				WriteAdress <= WriteAdress - 1;
			end if;
		end if;
	end process;
	
		--NrOfAirgunsCounter_STD <= CONV_STD_LOGIC_VECTOR(NrOfAirgunsCounter,10);
	process(MasterClk)
	begin
		If rising_edge(MasterClk) and Stop = '1' then --FallingCLK_Front = '1' and STOP_Clocked2_Front = '1' then
			NrOfAirguns <= NrOfAirgunsCounter-1;  -- -2, 1 van de stijgende flank van de extra CLKpuls
		end if;													--	   1 : we tellen 256 pulsen maar is adres 255
	end process;
	
	
	--Dit process berekent het adress om in de ScanRam de binnenkomende DATA te schrijven
	process(MasterClk)
	begin
		if rising_edge(MasterClk) then
			if Stop = '1' then
				WriteAdress <= NrOfAirguns;
				--Wren_o <= '0'
			elsif FallingCLK_i = '1' then
				WriteAdress <= WriteAdress - 1;
				--Wren_o <= '1'
			end if;	
		end if;
	end process;


		WriteAdress_STD <= CONV_STD_LOGIC_VECTOR(WriteAdress, 10);
		WriteAdress_o <= WriteAdress_STD(8 downto 0);
		Wren_o <= not(WriteAdress_STD(9) or WriteAdress_STD(8));