Tommyboy
Zo goed als het vroeger was, is het nooit geweest.
Ik ben bezig met het maken van een logic sniffer, waarbij ik een 64Mbit SDRAM chipje wil gebruiken. Hiervoor heb ik bij opencores een SDRAM controller gedownload, maar deze is in Verilog geschreven, terwijl ik in VHDL schrijf. Ik moet dus deze verilog component instantieren in mijn VHDL ontwerp, maar hier loop ik vast.
Heeft iemand een duidelijke uitleg, en het liefst met voorbeeld, over hoe ik dit het handigst doe?
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Op precies dezelfde manier zoals je dat ook doet als het een VHDL component zou zijn. Er is geen verschil.