Pll oscillator

Uhh welke en waar, Ik wil je helpen, heb die dingen vanaf 1985 - 1986 al gebouwd maar kan hem op de site die je noemt FF niet vinden. Maar het probleem komt me wel bekend voor.

GR Richard.

Ik heb hem al. HiHi. 't is de zelfde als ik nu op tafel hebt staan.

Over 5 minuten te zien op

mms://www.kempernet.net:1200

GR Richard

Als je L1 niet op de print hebt geetst dan is het 2 windingen van 0.6mm verzilverd koperdraad over 6mm. Dan moet ie het doen.

Staat tenminste in het FRM document wat er verder nog bij hoort en niet in het PLL.ZIP file is opgenomen.

Richard

Ok bedankt.

Maar nu was de vraag nog even hoeveel volt je op het afregelpunt hebt staan wij hebben er 7.8 V over heen staan?

Dan is ie dus ook niet gelocked :)

Het PLL gaat van 88 tot 108. Stel de kristaloscillator goed af op 6,4 MC.

Stel nu het PLL in op de laagste Frequentie en meet TP en schrijf de spanning op, stel nu het PLL in op de hoogste Frequentie en meet TP en schrijf de spanning op.

Tel ze bijelkaar op en deel door twee, dan heb je de spanning waar hij op locked als het PLL op de middelste Frequentie wordt ingesteld.

Stel nu je PLL in op de middelste Frequentie en draai dan aan de trimmer in je VCO tot je op TP de uitgerekende spanning meet.

Als het goed is moet nu je PLL gelocked zijn en je VCO ook de ingestelde Frequentie geven op de frequentiecounter.

GR Richard

Ik heb ook nog een projectje lopen over een pll osc, voor een SSB zender die ik misschien ooit nog eens ga maken. Nou heb ik me nog niet zo verdiept in deze materie.
Maar ik vroeg me af of het goed mogelijk was om de frequentie van een kristal te delen tot 100Hz. Dan kan ik in stappen van honder Hz afstemmen (en evt. nog wat preciezer door trimmer op kristalosc). dan een regelbare 3.000 tot 40.000 deler, voor de VCO.
Nou vroeg ik me af of zo'n lage referentie-frequentie goed zou werken, of heb je dan alsnog vrij veel instabiliteit, of brom door die frequentie?

Heb je van het PLL wat hier wordt gebruikt de Referentie Frequentie al uitgerekend??

En waarom wil je iest delen door 40.000. Wat is je begin / eindfrequentie ??

Richard.

PS. Rustig aan hoor , ben net wakker.HiHi

Ik wilde van 3MHz tot 40MHz. (dat zal dan wel met verschillende VCO's moeten). ik moet dan trouwens door 30.000 tot 400.000 delen bedenk ik me, voor mij is het namelijk ook nog vroeg

We gaan het daar vandaag nog wel FF over hebben dan . OKE ??

Ik ga nu eerst KOFFIE leuten en FF eten. :):)

En wat je nu zegt hoeft echt niet hoor. Maar ik help daar in de loop van de dag wel FF verder bij mee.

GR Richard

Dat is de echte Circtuits-onliner. Als hij uit bed komt gaat hij eerst achter de computer hangen om radeloze electronica hobbyistjes te helpen. Eten e.d. komt daarna wel

Ik heb een blokschematische voorstelling van een PLL schakeling en daar wat bij geschreven.

:)

Misschien kan je er wat mee als je voor 3 to 40 MHz een PLL wil gaan maken.

Het belangrijkste is dat de LUS gesloten is.

Richard

Ja ik weet hoe het werkt, maar ik vroeg me af of een frequentie van 100Hz i.p.v. 1562 Hz goed zou werken. Of dat niet te instabiel zou zijn, voor netbrom e.d. Voor KG moet ik toch vrij nauwkeurig kunnen afstemmen. ik wil het namelijk misschien ook gebruiken voor mn ontvanger.

Ik was ook benieuwd of je eigenlijk nog problemen kan verwachten door de schakeltijden van de logica. Ik vrees namelijk dat door trage schakeltijden de tijd 1 ietsje langer zal zijn als 0 (of andersom). En bij de deler van het kristal zal het waarschijnlijk net ietsje anders zijn.
Dat verschil zal niet groot zijn, maar misschien kan het net zorgen voor een hoop instabiliteit, het lijkt dan namelijk alsof ze niet precies in fase zijn. Ik hoop dat je het nog kan volgen.
ik bedoel dat het er dan ongeveer zou uit zou zien (beetje overdreven)
__________-----------___________------- (kristal)
_________-------------_________--------- (VCO)

Waarom wil je dan met 100Hz referentie gaan werken??

En nee van het laatste snap ik niet zoveel.

Als twee sinusen of blokgolfen, van verschillende frequentie, in fase zijn dan werkt de lus toch weer, hoe laag die frequentie ook zal zijn, het werkgebied van het PLL zal je grensfrequentie bepalen en niet welke referentiefrequentie je daar dan voor gebruikt.

Richard

PS. Probeer het niet te omschrijven, maar technisch uit te leggen wat je bedoelt, want dit is alleen maar gissen naar wat je bedoeld.

[Bericht gewijzigd door Elektronica1 op dinsdag 2 november 2004 14:12:12 ]

Ik wil met 100 Hz gaan werken omdat dit een erg makkelijke frequentie is.

Ik zal ff het voorbeeld nemen dat ik 10,0001 MHz wil maken. Ik zal dan de VCO-frequentie moeten delen door 100.001 moeten delen, en dan krijg ik 100Hz (10.000.100/100.001=100) als ik nu een zender in de buurt wil krijgen kan ik in stapjes van 100Hz afstemmen, wat precies genoeg is. Tot zover is het makkelijk te begrijpen(hoop ik).

Maar het probleem wat er misschien is komt bij de delers. ik wil hiervoor de gewone logica gebruiken. deze heeft bijvoorbeeld een rijstijd van 15ns, en een afval tijd van 20ns (ik noem maar wat, het kan best heel anders zijn). er zullen 5 10-delers moeten worden toegepast moeten worden toegepast om dit te delen. Nou vroeg ik me af of het verschil in rijs en valtijd van de poorten effect zal hebben op de lengte van de tijd dat hij 1 en 0 afgeeft. In het ideale geval zou dit precies 50% van de tijd 0 en 50% 1 moeten zijn, bij VCO en de referentie-frequentie. De referentiefrequentie komt van een lagere frequentie af.

hierdoor zou het dus kunnen dat ze allebei wel in fase zijn, maar doordat de tijd positief en de tijd negatief verschilt er toch een regelsignaal naar de VCO gestuurt wordt. (om het steeds een beetje hoger, en daarna weer een beetje lager in te stellen). (zie ook tekening in vorige post)
Ik neem aan dat dit wel mee zal vallen, maar ik weet het niet zeker.

Verder vroeg ik me af of zo'n lage referentie-frequentie kan zorgen voor een erg lange insteltijd op de goede frequentie of dat dat niet uitmaakt. Dit kan namelijk behoorlijk irritant zijn als ik één en dezelfde pll wil gebruiken voor zender én ontvanger.

Of je in de problemen komt met timing issues hangt van 2 dingen af: Type deler en type fasedetector. Als je deler 50% duty cycle afgeef kun je iedere PLL wel gebruiken, maar soms is dat met discreet opgebouwde delers niet het geval. Je kunt er dan wel 50% van maken door er nog een 2 deler achter te plaatsen, waarbij je dus op 50 Hz uitkomt.

Je hebt echter ook PLL's die alleen werken op de rijzende of vallende flank van het signaal (in de 4046 zit er zoeen). Die moeten wel overweg kunnen met de output van de deler, al lijkt me dat wel lastig worden als het slechts pulsjes van 100 ns zijn.

Lage frequenties zorgen altijd voor langere locktijden. Afhankelijk van het loopfilter etc kan dat worden teruggebracht tot enkele clockcycles. Met 100 Hz kun je nog steeds in <0.1 sec locken, maar dat vereist wel goed ontwerp!

ja, dat laatste zal wel het probleem zijn. Hoe werkt die fasedetector eigenlijk? Ik kan zelf natuurlijk makkelijk wat verzinnen, dan zou het gewoon een dingetje zijn dat een correctie-signaal afgeeft als de fase anders is, dat is vrij simpel, maar waar moet ik dan op letten? Ik neem aan dat het belangrijk is dat de grote/lengte van het correctie signaal afhangt van de hoever het ernaast zit. Dit kan natuurlijk op een makkelijke manier, maar ik vroeg me af of er nog iemand een leuk schema'tje of zoiets heeft?

Huff'n'Puff VFO stabilisator van wijlen PA0KSB gebruiken, dan kun je op de KG met een vrijlopende VFO werken, die je vervolgens lockt aan een kristalreferentie, stabiel en nauwkeurig, 50Hz stapjes mogelijk en op een teller is goed te zien wat je doet.

Ik heb ff zitten zoek wat die hufpuf nou precies inhoud, maar ik doe denk ik maar de gewone versie. Ik zou anders toch nog een counter moeten bouwen voor die hufpuffer. Dat hoeft voor de standaard pll niet, dus neem ik maar de standdaard versie.