Altera Avalon PIO doet heel raar

Hallo,

Ik heb een heel vaag probleem bij men een design bestaande uit een Nios met heel wat randapparatuur (LCD, Ethernet, DDR, Flash, custom, wat PIO's, etc)...

Nu probeer ik het volgende te doen: ik voeg nog 2 PIO's bij, elks met slechts 1 pin, de een met input, de andere output. Nu krijg ik die laatste twee PIO's gewoon niet aan de praat. Ik heb al geprobeerd de PIO's te verwijderen en opnieuw toe te voegen, maar hij laat zich niet overhalen om mee te werken. de PIO's hangen rechtstreeks aan IO pinnen van de FPGA, en bij andere PIO's werkt dit perfect. Het zijn die laatste twee toegevoegde die moeilijk doen. Al de rest doet wel wat ik verwacht. Ik begin te vermoeden dat die PIO's gewoon niet worden toegevoegd op de FPGA. Hoe kan ik checken of de gedownloade bitstream de juiste is?

En iemand een idee wat er nog zo mis kan gaan? Ik vind het echt niet :s

paar stomme vragen .. automatische mapping aanstaan ( kweste van er gene 2 op het zelfde address te hebben ..
7.1 of 7.2 ? en welk SP ? in 7.2 zonder SP zit er een bug in de builder .. ik heb daar ook vodden mee gehad.

let ook op met projecten die gemaakt zijn met key en die je dan 'even compileert' met weblicentie. ik heb daar gisteren en eergisteren 2 dagen op aant vloeken geweest.. simualite : werkt perfect. stop het in fpga werkt niet ...
hardware key erin. recompile : werkt. key erit , weblicentie : werkt weer niet .... The boss mag nu 2495 ophoesten voor ene key ...

Boss moet maar geld genoeg hebben ;)

Ja, ik doe in SOPC builder "assign adresses automatically"

Ik heb nu eens iets anders geprobeerd: het gaat om het Nios II devboard, Cyclone II editie. Ik had PIO's aan de Proto2 header toegekend. Dit ging dus niet. Dan aan de proto1: zelfde resultaat. Dan heb ik de PIO's aan TP2 en TP5 gehangen: alles werkt weer.

Ik vrees nu een beetje dat die IO banken kapot zijn, maar dat is ergens wel vreemd: er hangt namelijk een ADC board aan proto1 (de lange header ervan) en ook een LCD, en die twee dingen doen het wel correct... Zeer vreemd allemaal.

Ik ga eens een klein projectje maken met enkel een CLK doorgelust aan de IO's die ik gekozen had, om zeker te zijn dat het niet om een vreemd fitter probleem gaat.

Het gaat om:
Quartus II Help Version 7.1
Service Pack Installed: 1.13
De Full version

EDIT:
het ligt dus niet aan de IO poorten, ze werken nog... Ik heb een CLK, dan een PLL die de clk deelt tot 10MHz en dan een output pin, en die doet het nog. Dus het ligt aan de fitter van dat project denk ik... Iemand een idee?

[Bericht gewijzigd door stecj366 op (12%)]

zeg , uw io spanning staat toch wel op voor die pinnen he.. elke bank heeft zijn eigen power pinnen ...

Ja ik neem aan van wel, het is een dev bord. Ik zou niet weten hoe ik die moet afzetten, en ik heb nog niks anders gedaan dan ik altijd doe, en dan werkt het wel.

Ik had de fitter effort wel op de standaard instellingen staan, en dan kreeg hij het niet gefit, maar met de hogere instellingen wel.

En als ik dus een mini projectje maak waar ik het CLK signaal naar buiten spuw via zo een IO pin gaat het goed.