Zou iemand mij wat uitleg kunnen geven over het gebruik van bussen in xilinx? Ik zou graag een 16 teller gebruiken zodat ik geen andere in cascade moet zetten. In de help van xilinx en op internet is hier zo goed als geen uitleg over te vinden. Hieronder een screenshot van een gewoon component en 1 met een bus.
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Ja, vertel even wat je wilt maken. En programmeer je in HDL, dus Verilog of VHDL? In dat geval wordt het een HDL vraag die nogal los staan van Xilinx of ISE.
Ok, ik zie je screenshot. In VHDL:
process(clk, rst) begin
if (rst=1) then
Q <= (others=>'0');
elsif (clk'event and clk=1) then
if (CE) then Q <= Q + 1;
end if;
end process;
Het is niet de hele CB4RE, geen idee wat het precies doet, maar ik wilde even laten zien hoe vele malen makkelijker het in VHDL is (in Verilog mag ook natuurlijk voordat we die discussie weer krijgen).
Meestal schrijf je niet zo direct een counter op, maar gelijk de hele functie die je wilt hebben. Dan verdwijnt de counter meer in de rest van de logica.
[Bericht gewijzigd door flipflop op (65%)]
ok, ik maak er een vhdl project van, bedankt voor de tip
Heb al wat tutorials gelezen en het valt best mee
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Dat zullen we nog wel eens zien als je je eerste code post hier 
Succes en als je vragen hebt horen we het wel.