Hi!
Ik ben aan het proberen mijn programma te testen zonder mijn FPGA.
Normaal is dit niet moelijk, maar nu sta ik toch perplex.
Als ik m'n Simulate behavioral model laat runnen, krijg ik plots een kladblok file geopend! Met een ucf file in blijkbaar en tot op de koop toe is dit niet eens de ucf file van het huidige programma!
Iemand een idee wat de fout zou kunnen zijn?
grtz
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Hoe start je die simulatie dan? Met welke tool en zo? Wat doe je?
ps, een VHDL/Verilog file is geen programma.
ps2, testen heet in dit geval simuleren.
Ik zet boven in mijn (xilinx) programma de instelling op behavrioral.
Van daaruit kies ik de VHD file in mijn project map als de file die gebruikt moet worden om een simulatie file te maken.
Dan laat ik simulate behavrioral runnen en dan krijg ik een kladblok file ipv een scherm waar ik kan kiezen hoe mijn ingangen zullen reageren.
Het gekke is, dat het wel lukt als ik een schematic file aanmaak ipv een vhd file.
groetjes
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Je zult Xilinx ISE wel bedoelen.
Ik ken die flow niet die jij nu doet. Wat ik zou doen is een aparte testbench maken waar je je design in instantieert. Die testbench wordt herkent door ISE en zodoende kun je een simulatie opstarten. In je TB kun je dan je inputs een waarde geven, en laten togglen. Daar genereer je ook je clock en reset.
(Misschien wil ISE je wel een TB laten schrijven met die lege file)
[edt] hmm, ik zie dat het een ucf is. Waar komt die file vandaan? Staat er wat in?
Op 27 november 2010 21:00:45 schreef steven_oosterbosch:
Dan laat ik simulate behavrioral runnen en dan krijg ik een kladblok file ipv een scherm waar ik kan kiezen hoe mijn ingangen zullen reageren.
Door op het bestand te dubbelklikken?
Dan zou je het filetype (de extensie eigenlijk) per ongeluk gekoppeld kunnen hebben aan Kladblok (Notepad).