Je zou al in een live-systeem of in een test-setup met een logic-analyzer de EP610 signalen moeten loggen om de inhoud van de EP610 enigszins te kunnen doorgronden.
De hoop is om over de originele design files te kunnen beschikken, alleen daarmee is het maken van een exacte EP610 kopie mogelijk.
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Ik heb een paar weken geleden het board van Talisman ontvangen om het volledig te reverse engineeren. Op dit board zit een EP610 VCE-1.2 chip versie.
Ik heb die uitgelezen en helaas: code protected. Deze leest wel geheel '1' waardes uit van het hele array en de config bits zijn alle '0'.
Ondertussen ben ik vanavond al een heel eind met het schema, de hele bus interface is nu op papier gezet.
Het voorlopige stuk schema is in mijn reverse engineering repo te vinden:
https://github.com/rev-enge/hortimax/blob/main/ma-vce/schematic/schema…
(Wel effe downloaden want github bakt niks van die pdf).
Ik ga dit weekeinde wel verder met het uitpluizen van de laatste stukjes. Ben nu even gaar.
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Ondertussen net weer wat traces uitgezocht.
Het schema van de bus interface is vrijwel compleet, 3 traces moet ik nog uitzoeken of ze nog ergens vanaf de bus connector (links in het schema) toch nog ergens naar toe lopen.
De repo is nu weer updated.
Nu is het nog de vraag wat de 4 specifieke signalen zijn naar de EPLD, pins 2, 10, 11, 14.
Ik vermoed iets van een R/!W signaal, ALE, ENABLE, en misschien een ACK of zo?
De adresbus moet wel gemultiplexed zijn anders kun je geen 16 board adressen maken.
Helaas kan ik door het stickertje op de CPU niet zien wat voor CPU het is.
Waarschijnlijk zijn de bus signalen 1 op 1 (gebufferd) op de interface gezet.
-edit- attachment deleted, vervangen door nieuwe versie.
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Ik zie net dat er op dat main processor board (MPB) een MC68HC001 zit (helemaal links boven).
Die heeft geen gemultplexte data/adresbus. Terwijl de bus interface zeer waarschijnlijk wel een A/D gemultiplexte bus heeft.
Dus rara wat zijn die 2 DIL40 Intel chips dan?
De sticker suggereert dat het een PLD zou kunnen zijn?
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Volgens de TS zijn die 2 DIL40 ook EPLD's. Waarschijnlijk maakt die een A/D multiplexed bus.
Verder heb ik het schema nu klaar wat betreft de hele bus logica.
Wat pullups die er nog bij moesten en ontkoppel C-tjes staan er nu ook in.
Ook zitten er nog een paar C-tjes op de clock lijnen van de 74HC273.
Hier de PDF:
Waarschijnlijk word een van de pinnen IO3 en IO4 als uitgang gebruikt om de adres match status te latchen.
De pinnen 7, 8, 9 zijn dus inderdaad statisch een output.
De pinnen 15 t/m 22 moeten bidirectioneel zijn anders krijg je sluiting bij een write naar het board toe.
Is is ook een mogelijkheid om wat van de bus te lezen want het cpu board kan het aangesloten board herkennen.
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Lang geleden 5 a 6 weken helemaal geen tijd gehad, maar nu heb deze week even de tijd gehad de rest te reverse engineeren en even op te tekenen. Nu is het board compleet met alles erop en eraan.
De volgende poging was om te kijken of ik het board op een of andere manier kan aansturen met een nucleo controller bordje.
Ik heb de boel aangesloten, allerlei patronen op de 4 control lijnen + datalijnen gezet, maar de (goede) EPLD lijkt nergens op te reageren.
-edit- Wacht effe nu zie ik op het ledje D1 af en toe een klein flitsje tevoorschijn komen.
Die ben ik trouwens op het schema vergeten maar zit waarschijnlijk aan IC7-16, fix ik nog wel een keer in het schema.
[Bericht gewijzigd door henri62 op (18%)]
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Als ik op de databus een waarde zet van 176 t/m 192 en voor elke waarde de IN3 van de EPLD toggle gaat pin IO2=groene led even aan. De andere 3 control pinnen (IN1, IN2, IO8) MOETEN 0 zijn anders werkt het niet.
Morgen weer verder, nu is het laat genoeg.
[Bericht gewijzigd door henri62 op (18%)]
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Ik moet 0xBF op de AD bus zetten, dan IN3 L->H maken en dan blijft het ledje aan.
Dus op de positieve edge van IN3 wordt de AD bus compared met de dipswitch en het vaste getal 0xB in het bovenste nibble.
IN1, IN2, IO8 moeten blijkbaar toch laag zijn, elke andere combinatie werkt niet.
De 0xBF is 0xB0 + de 4 dipswitches geinverteerd. Dat klopt ook wel want er zitten pullups aan de 74HC85, dus in "uit" stand zijn ze H.
Er wordt state bewaard in de EPLD in de pin IO2 waar via de ULN buffer een groene LED aan hangt.
henri62
1-st law of Henri: De wet van behoud van ellende. 2-nd law of Henri: Ellende komt nooit alleen.
Als de groene led aan is, is het board geselecteerd voor verdere verwerking van een commando.
Door nu data op de AD bus te zetten en de pin IO8 hoog te maken gaat het latch signaal van IC4 naar laag (=IO7) dat is de eerste bank relais.
Dan moet IO8 weer laag gemaakt worden en gaat het IO7 latch signaal weer naar hoog. Dan wordt de data ingeclocked in de 74HC273.
Dat is de manier om de eerste bank van 7 relais aan te kunnen sturen.
Ik ben er nog niet achter hoe ik de andere 2 banken relais kan sturen. Ik heb van alles geprobeerd met de 2 overgebleven pinnen in de hoop dat ergens state in de IO3/IO4 oid bewaard wordt voor om te schakelen naar de andere 2 clock/latch signalen maar het werkt dus niet.
Ik heb nu geen idee meer over. R.I.P. voor dit project.