FPGA waarom zoweinig nieuwe gebruikers?

Op 8 februari 2007 21:18:33 schreef Jeroen Boere:
mare, het gaat nu wel TE offtopic he.

dit topic heeft als onderwerp "FPGA waarom zoweinig nieuwe gebruikers?" en NIET "waarom werkt mijn software niet..."

Oke, als ik nog meer problemen heb zal ik een nieuw topic openen. Maar uiteindelijk is dit eigenlijk wel de reden waarom ik er nog niet mee begonnen ben. maar er is hoop ik heb besloten het niet op te geven voor dat het werkt.

Op 8 februari 2007 21:18:33 schreef Jeroen Boere:
dit topic heeft als onderwerp "FPGA waarom zoweinig nieuwe gebruikers?" en NIET "waarom werkt mijn software niet..."

\begin{plaagmode]
Misschien is de tweede vraag het antwoord op de eerste?
\end{plaagmode}
(En nu maar even wegduiken in de kelder...

Op 8 februari 2007 21:41:45 schreef elektroverslaafde:
[...]

Oke, als ik nog meer problemen heb zal ik een nieuw topic openen. Maar uiteindelijk is dit eigenlijk wel de reden waarom ik er nog niet mee begonnen ben. maar er is hoop ik heb besloten het niet op te geven voor dat het werkt.

okee, dankje.
Vooral niet opgeven

Op 8 februari 2007 22:08:21 schreef pros:
[...]
\begin{plaagmode]
Misschien is de tweede vraag het antwoord op de eerste?
\end{plaagmode}
(En nu maar even wegduiken in de kelder...

wellicht is het inderdaad een vraag op het antwoord "waarom"
voor mij hoef je niet weg te duiken naar een kelder hoor

[Bericht gewijzigd door Jeroen Boere op donderdag 8 februari 2007 22:14:26 ]

Op 8 februari 2007 22:08:21 schreef pros:
[...]
\begin{plaagmode]
Misschien is de tweede vraag het antwoord op de eerste?
\end{plaagmode}
(En nu maar even wegduiken in de kelder...

ik heb je 2 pershings cadeau gedaan
binnen een paar minuten zijn ze daar ...

dat die software het vertikt is omdat er iets vreemd aan de hand is op die computer.
volgens mij is er iets met of flexlm server of met zijn klok.

ik zag net dat je ise van zielinks ( niet verwarren met zielig ) ook staan hebt. deinstalleer dat eens. en ook quartus.
ga dan naar system settings add remove software en kijk of je daar ergenst flexlm ziet staan : indien ja: deinstalleren dat kreng.

dat spul gebruikt ook flexlm. misschien is daar iets mee mis ( niet met ise zelf maar met zijn flexlm module )

ik (en nog een aantal anderen hier) hebben nochthans beide op een machiene staan zonder problemen.

maar der zijn wel vaker problemen met flexlm...

onder het moto "ik wil beginnen met CPLD" ben ik begonnen aan klein printje.
Bevat EPM240 + headers + JTAG connector + noodzakelijke cap's

Het schema (pdf)

Dit is m'n eerste projectje met CPLD & vond het eigenlijk te simpel Ontbreekt er nog wat aan?

ps de i/o headers staan er nog niet op voor de duidelijkheid

Op 13 februari 2007 16:46:36 schreef svenit is m'n eerste projectje met CPLD & vond het eigenlijk te simpel Ontbreekt er nog wat aan?

Ja je jtag aansluitingen bevatten geen weerstanden. Ik veronderstel dat de 10pins connector op het pcb staat naast de EPM240. Als er ergens nog plaats is zou een xtal oscillator op een van de clock ingangen goed zijn. Maar het kan ook via de pinnen op je basisboard.
op TCK --> 1K naar GND
op TMS --> 10K naar 3V3
op TDI --> 10K naar 3V3

Aangepast!

De 10 pins connector komt idd bij op het pcb
Ik had gedacht de 4 GCLK pinnen via aparte pinnen, weg van de standard i/o, aan te sluiten

Alvast bedankt voor de reactie

Op 13 februari 2007 17:52:04 schreef sven:
Aangepast! Ik had gedacht de 4 GCLK pinnen via aparte pinnen, weg van de standard i/o, aan te sluiten

Mag ook eventueel tussen of naast GND signalen. Zorg voor voldoende GND vlak als je kunt maar zal in dat geval enkel onderaan kunnen. Maar dat is ook niet slecht want dit geef je betere signalen. Eventueel tot juist aan de randen van de I/O pinnen aan de buitenzijde en dan via een paar doorverbindingen ( draadjes) aan de GND pinnen leggen.

Kijk ook eens op: deze site staat een ontwerp met de EPM1270. Onderaan staat een pdf file met het schema. Dit kan je ook helpen.

update:

Ik zo de beide VCCIO's splitsen, mogen eventueel via een jumper of brugdraadje samengelegd worden. Maar als je beide interne voedingen uitspilts kun je ze later ook voeden met 2.5V om een lager verbruik te bekomen.

[Bericht gewijzigd door fotoopa op dinsdag 13 februari 2007 18:30:28 ]

Op 13 februari 2007 17:59:52 schreef fotoopa:
[...]Mag ook eventueel tussen of naast GND signalen. Zorg voor voldoende GND vlak als je kunt maar zal in dat geval enkel onderaan kunnen. Maar dat is ook niet slecht want dit geef je betere signalen. Eventueel tot juist aan de randen van de I/O pinnen aan de buitenzijde en dan via een paar doorverbindingen ( draadjes) aan de GND pinnen leggen.

Kijk ook eens op: deze site staat een ontwerp met de EPM1270. Onderaan staat een pdf file met het schema. Dit kan je ook helpen.

ground plane kwam er zowiezo.
Wat is eigenlijk de max stroom dat een max2 kan trekken? De Imax per i/o pin is 25mA.
80 i/o pinnen geeft max 2A --> of is er nog een Imax voor alle i/o pinnen samen? Niet gevonden in de datasheets

Je kunt nooit alle I/O enkel als uitgang gebruiken, juiste waardes weet ik ook niet soms geven ze een max aan per groep maar praktisch en voor geen super snelle ontwerpen maakt dit minder uit.

ps: Je zou beter een andere topic starten anders komt de "meester" op de proppen omdat het te veel offtopic is. Het is opzich een voldoende item voor een nieuwe topic want vermoedelijk zullen er nog wel designs volgen.

Op 13 februari 2007 17:30:14 schreef fotoopa:
[...]Ja je jtag aansluitingen bevatten geen weerstanden. Ik veronderstel dat de 10pins connector op het pcb staat naast de EPM240. Als er ergens nog plaats is zou een xtal oscillator op een van de clock ingangen goed zijn. Maar het kan ook via de pinnen op je basisboard.
op TCK --> 1K naar GND
op TMS --> 10K naar 3V3
op TDI --> 10K naar 3V3

Is dit nodig? Ik heb het zelf nooit gedaan en de pinnen hebben intern ook all pull-up en downs als het goed is.

Op 13 februari 2007 18:26:44 schreef sven:
Wat is eigenlijk de max stroom dat een max2 kan trekken? De Imax per i/o pin is 25mA.
80 i/o pinnen geeft max 2A --> of is er nog een Imax voor alle i/o pinnen samen? Niet gevonden in de datasheets

De core trekt niet zo heel veel stroom, ze zijn best zuinig. I/O pinnen kunnen wel aardig wat stroom leveren maar niet 2A totaal. Max II's kunnen maximaal 170mA per VCCIO groep sourcen en 130mA per GNDIO groep sinken. Een EPM240 heeft 6 VCCIO/GNDIO groepen, dus dat is respectievelijk 1A en 780mA. Maar het is een maximum per groep, je kunt dus nooit meer dan 170mA/130mA per groep gebruiken. 1 groep bestaat uit de pinnen tussen 2 VCCIO/GNDIO paren.

Op 13 februari 2007 20:34:27 schreef madwizard:[...]
Is dit nodig? Ik heb het zelf nooit gedaan en de pinnen hebben intern ook all pull-up en downs als het goed is.[...]

Ik zou ze zeker opplaatsen. Met bepaalde devices hebben we in het verleden al heel wat problemen gehad als je het niet doet, trouwens het wordt zover ik weet op alle application notes aangegeven. De Jtag aansluiting is trouwens een externe aansluiting met risico. Lange kabel, externe PC interface zijn bronnen van problemen. Deze weerstanden garanderen je juiste niveaus en beperken extra ladingen door de externe aansluitingen.

We kunnen hier nog dieper kunnen op ingaan maar dit valt volledig buiten deze topic. We gaan best een nieuwe starten met design voorbeelden voor CPLD/FPGA bouwstenen. Daar kunnen uitvoerig deze details aanbod komen.

Op 14 februari 2007 07:49:49 schreef fotoopa:
[...]
We kunnen best een nieuwe starten met design voorbeelden voor CPLD/FPGA bouwstenen. Daar kunnen uitvoerig deze details aanbod komen.

Dat lijkt me wel wat, als het maar niet buiten het concept van C.O valt.

Wat vinden jullie eigenlijk zoveel beter aan die Altera omgeving dan de Xilinx omgeving?

Ik kan alleszinds niet klagen van ISE 9.1 Webpack.

Trouwens, ken er iemand een goedkope JTAG programmer voor Xilinx borden via usb?

[Bericht gewijzigd door Anoniem op woensdag 14 februari 2007 15:52:47 ]

Ben het helemaal eens met reactokrato. Ik vind ISE Webpack zelfs makkelijker werken dan Quartus II, maar dat komt waarschijnlijk doordat ik er meer ervaring in heb.

De reden dat de meeste Altera gebruiken is denk ik dat de MAX II in verhouden tot de Xilinx XC9500 goedkoper zijn (kijkend naar macrocell) en beter beschikbaar.

mijn ervaring ( en velen bij mij op het werk denken er het zelfde over ) is dat ise een samenraapsel van 20 verschillende tooltjes is die met wat scripts aan elkaar hangen.

vooral voor de occasionele gebruiker en zeker voor de starter die nog nooit met cpld/fpga gewerkt heeft is ise ene ramp.

bij altera floep je een schematic op en gans de biobliotheekl met 74xxx chipjes zit erin. kind kan de was doen.

bij xilinx kun je dat dus vergeten ...

en voor de geavanceerden : wij hebben blokken ( een IP library die we gekocht hebben van Mentor , met allerhande spul ering zoals processoren en peripherie )

je pakt dat toplevel.v of toplevel.vhd laadt dat in quartus en drukt : make symbol. kleeft er input output pinnen aan en compileert. 0 warnings 0 errors en t werkt.
je smijt dat zelfde model in Modelsim. werkt vlekkeloos. je smijt dat zelfde model in Synopsys : werkt vlekkeloos.

je smijt dat model in ISE : vodden.
je compileert dat model met synopsys en duwt de rtl in ise : werkt vlekkeloos ...

met andere woorden : er zijn problemen in hun frontend. en als je gaat klagen bij xilinx zeggen ze : dat frontend zit erbij maar eigenlijk ondersteunen we dat niet echt. we raden je aan synopsys te gebruiken.

en daar sta je dan.... ( zeker als beginner . gratis ISE en 10k$ voor een synopsis lientie en je kan gelijk een Sun workstation kopen ook ... )

en der zijn zo nog van die rare dingen. jarne terug ( toen dat spul nog onder dos liep ... hadden ze ook een Sun versie. maar er was geen support voor. de locale xilinx boer ( ze zatne in de buurt van jette. de naam ontglipt mij nu ) had 1 workstation wat ze ovral mee naar toe sleureden. het enige wat ze konden doen was powerup en powerodwn. niemand kon er mee werken...

toen had je ook schematic capture .. viewdraw en viewlogic of zoiets ... en twas ook 35 verschillende tooltjes. diezelfde knip en plakboel zit nu nog in ise.

[Bericht gewijzigd door free_electron op woensdag 14 februari 2007 16:37:09 ]

Op 14 februari 2007 15:52:10 schreef reactokrato:
Wat vinden jullie eigenlijk zoveel beter aan die Altera omgeving dan de Xilinx omgeving?

Ik kan alleszinds niet klagen van ISE 9.1 Webpack.

Trouwens, ken er iemand een goedkope JTAG programmer voor Xilinx borden via usb?

Eigenlijk zou ik eerst moeten vragen of je al eens gewerkt hebt met Quartus. Ik vermoed van niet anders zou je waarschijndelijk de voornaamste verschilpunten aangeven.

Ik heb enkele jaren geleden geproberd om ook Xilinx te gebruiken, gewoon om nog beter keuzes te kunnen maken van de bouwstenen in functie van je project. Iedere fabrikant heeft ergens wel voor en nadelen en mijn inziens zijn beide fabrikanten elkaar gelijkwaardig. Toen viel het Xilinx ontwikkelings pakket echt tegen. je moest zoveel deelprogramma's gebruiken tov Quartus waar je met enkele muisklicks ervan af was.

Intussen zal er wel een en andere verbeterd zijn maar dit is ook zo met de huidige Quartus versie. Een nieuwe gebruiker zal het nog moeilijker hebben voor zijn eerste stappen en gezien de lagere start drempel voor Quartus ligt deze aanpak voor de hand. Maar daarom Xilinx veroordelen zou misplaatst zijn want ze hebben heel mooie oplossingen.

Nu praktisch voor toepassingen en voorbeelden geschreven in verilog of VHDL maakt dit weinig uit. Je zou beide toepassingen bij beide fabrikanten moeten kunnen draaien zonder aan je functie iets te wijzigen.

Ook voor de beschikbare kits zijn er weinig mogelijkheden of prijsverschil. Maar voor de starters mag je verwachten dat er straks meer printjes gaan in omloop zijn waardoor weer sneller naar Altera zal gegrepen worden.

Maar buiten dit gegeven is er geen verschil en als je een mooie toepssing hebt met Xilinx zou je die zonder probleem ook in de Altera kunnen laten draaien.

Zoals iedere discutie PIC/AVR of PC/MAC zijn er voor en tegenstrevers en berusten al deze keuzes eerder op persoonlijke voorkeur. Vandaar Xilinx of Altera we zitten beiden indezelfde familie CPLD/FPGA's

Update:

Ik zie dat free_electron mij net voor was en een paar fundamenteele redenen aangeeft maar gezien ik altijd in de groep Altera gebruikers gewerkt heb, Kan ik mij hier niet over uitspreken. En het moet zeker gratis blijven voor de hobby gebruiker.

Op 14 februari 2007 16:18:56 schreef fotoopa:
[...]
Eigenlijk zou ik eerst moeten vragen of je al eens gewerkt hebt met Quartus. Ik vermoed van niet anders zou je waarschijndelijk de voornaamste verschilpunten aangeven.

Ik heb wel al met Quartus gewerkt en het was inderdaad een handig programma, maar deze ISE van Xilinx werkt even prettig.

Ik ben natuurlijk geen profesionele gebruiker. Maar ik heb maar één tool nodig bij de ISE.

je pakt dat toplevel.v of toplevel.vhd laadt dat in quartus en drukt : make symbol. kleeft er input output pinnen aan en compileert. 0 warnings 0 errors en t werkt.
je smijt dat zelfde model in Modelsim. werkt vlekkeloos. je smijt dat zelfde model in Synopsys : werkt vlekkeloos.

je smijt dat model in ISE : vodden.
je compileert dat model met synopsys en duwt de rtl in ise : werkt vlekkeloos ...

Is dit niet eerder eenzelfde probleem als "mijn borland C++ files geven errors in Microsoft Visual C++"?

bij altera floep je een schematic op en gans de biobliotheekl met 74xxx chipjes zit erin. kind kan de was doen.

ISE heeft wel Templates, niet van de 74xxx chipjes, maar wel van een heleboel andere objecten (multiplier, RAM, ROM, mux, buffer. En de 74xxx serie bij Quartus is maar heel beperkt.

Zoals iedere discutie PIC/AVR of PC/MAC zijn er voor en tegenstrevers en berusten al deze keuzes eerder op persoonlijke voorkeur. Vandaar Xilinx of Altera we zitten beiden indezelfde familie CPLD/FPGA's

Idd, dit kan weer zo'n eindelose 'ruzie' worden welke beter is.

Op 14 februari 2007 16:17:45 schreef free_electron:
mijn ervaring ( en velen bij mij op het werk denken er het zelfde over ) is dat ise een samenraapsel van 20 verschillende tooltjes is die met wat scripts aan elkaar hangen.
...
bij altera floep je een schematic op en gans de biobliotheekl met 74xxx chipjes zit erin. kind kan de was doen.

Weet je zeker dat je ISE in gedachten had toen je dit schreef? Ik herken helemaal niets, niets van wat je schrijft. ISE werkt inderdaad met een aantal stappen (ngdbuild,map,par,bitgen),maar de beginner merkt daar niets van. In een unix omgeving roep je ze apart aan, maar dat is dan voor de pro's.
En dan dat voorbeeld dat je geeft, dat zou een goede zijn in 1980, maar een design maken via een schema vind ik niet echt de standaard manier van werken tegenwoordig. Dat Xilinx dat niet (meer) goed ondersteunt lijkt me geen gemis.
Maar goed, ik ken de Altera omgeving niet, zal best goed werken en ieder z'n voorkeur. Ik denk alleen dat het beeld dat je schets van ISE verre van correct is.

Ik ga die ISE versie even downloaden en testen met mijn bestaande verilog ontwerpjes. Dan kan ik beter evalueren of er idd zoveel verschil is. Maar ik heb in princiep geen bezwaar tegen Xilinx, als ik ook maar ontwerpjes kan bekijken en eventueel overnemen of bewerken waarom niet?

Hoe ruimer hoe meer vreugde in het leven.....

Op 14 februari 2007 15:52:10 schreef reactokrato:
Wat vinden jullie eigenlijk zoveel beter aan die Altera omgeving dan de Xilinx omgeving?

Ik kan alleszinds niet klagen van ISE 9.1 Webpack.

Trouwens, ken er iemand een goedkope JTAG programmer voor Xilinx borden via usb?

Ik persoonlijk heb meer de indruk dat bepaalde mensen een mentaliteit hebben van "wat de boer niet kent, dat ..." enzovoort, je kent het wel.

Ik denk dat die bepaalde mensen eens een slechte ervaring hebben gehad met de Xilinx toolchain, en het een beetje veralgemenen.

Ik moet nu eerlijkheidshalve toegeven dat ik met de altera kit enkel schematic's heb gemaakt en men uiteindelijke fusemap heb geprogd in de altera. De rest deed ik met modelsim en Leonardo. De xilinx tools (ISE, Coregen en EDK) gebruik ik momenteel, en veel intensiever... Dus voor ik zelf straffe uitspraken ga doen zou ik eerst eens even advanced stuff met altera's moeten maken.

Maar met de xilinx tools heb ik toch al goede ervaringen gemaakt.

Yep, ik ben QuartusII al aan het downloaden. T'is maar de helft van ISE Webpack (in MB's) dus het kan niet veel zijn

Op 14 februari 2007 20:27:12 schreef flipflop:
Yep, ik ben QuartusII al aan het downloaden. T'is maar de helft van ISE Webpack (in MB's) dus het kan niet veel zijn

Ik ISE, pff... 1.4 Gb....

So, dan is het weer gegroeid. Versie 8.x was nog 1GB. Of is het inclusief Modelsim?