De logische niveau's van TTL en CMOS verschillen van elkaar qua niveau, én qua percentage van de voedingsspanning (Vdd in het schema; dergelijke logische probes worden (meestal?) gevoed vanuit de schakeling/printplaat waarin ze meten).
Door de schakelaar kan de voorspanning op de basis van Q2 veranderd worden (als percentage van Vdd), waardoor Q2 schakelt op het juiste logische niveau.
In de stand 'TTL' staat op de basis van Q2 0.48*Vdd, in de stand 'CMOS' staat er 0.74*Vdd op de basis.
Om Q2 te laten geleiden (een 'hoog' te detecteren) moet de emitterspanning ca. 0.7V hoger zijn dan de basisspanning.
Vormen Q1 en Q2 geen stroomspiegel? Dus a.h.w. de ingangstrap van een opamp? Met R4 (15k) de gezamenlijke weerstand? Waarbij de basis van Q1 de '+'ingang is, en de basis van Q2 de '-'ingang van de opamp. Blijkbaar is de stroomspiegel niet helemaal symmetrisch, vanwege R6 (56k), maar ik vermoed dat 'stroomspiegel' de samenwerking tussen Q1 en Q2 verklaart.