frequentiedeler delen door 1024 met de 74HC40103

Ik zou graag een deler willen maken met de 40103, dat is een deler welke tot 256 kan delen en hiervan wil ik er twee van in cascade zetten, maar ik weet niet precies hoe dat moet. Hieronder heb ik een tekening gemaakt, maar eigenlijk kom ik er niet helemaal uit.

Kan iemand vertellen hoe ik dat zou moeten doen, alvast bedankt.

Als je de chips nog niet hebt, kun je dan niet beter deze nemen?

https://www.onsemi.com/pdf/datasheet/mc74hc4020a-d.pdf

Of de 74HCT4040, die heeft alle uitgangen extern (de 4020 niet)

https://www.circuitsonline.net/forum/view/134812 :)

Je wilt door 1024 delen, dus eerst door 256 en die uitkomst door 4.

Uitgang van de 256-deler wordt dan de input (clock) van de 4-deler.

Mijn topic vraag is eigenlijk iets misleidend, het gaat hierbij niet om een vaste deler maar om een instelbare deler. Anders had ik ook een 4060 kunnen gebruiken, maar dat is hier niet het geval. Ik heb een instelbare deler de 74HC4059, maar ik dacht laat ik het eens met tweemaal de 40103 doen, lijkt me toch mogelijk te zijn om er twee stuks in cascade te zetten. En kom ik er niet uit, dan gebruik ik de 4059.

Oh, dan moet je carry uit en in aan elkaar knopen.

Hier zie je hoe je het verder instelbaar kan maken, al zitten ze hier niet aan elkaar doorgeknoopt. https://imgur.com/XAqwl5c

EDIT: Is deze anders wat? 74HC4059

[Bericht gewijzigd door Benadski op (14%)]

Vergeet ook niet dat de TC uitgang van de 40103 geen 50% duty-cycle heeft, de uitgang is slechts een clock periode actief laag.

Dat maakt toch niet uit als je klokingang flankgetriggerd is? Het moet alleen de juiste flank zijn.

het gaat hierbij niet om een vaste deler maar om een instelbare deler.

Stel je wilt door 64 delen dan moet er na 64x ook een reset voor het IC komen. Het IC telt dan steeds tot 64 en reset dan weer. Het instelbaar maken doe je door de juiste uitgang hier de 64x met de reset ingang te verbinden. Dat kan bv door bv een and poort te gebruiken. De ene ingang is dan hier het 64x uitgangssignaal en de andere ingang is een controle signaal die dan 1 moet zijn. Als je dan meerdere and poorten voor de controle gebruikt moet daar wel weer een or poort achter die alle signalen van de and poorten combineert.

Op woensdag 5 maart 2025 19:13:48 schreef Kruimel:
Dat maakt toch niet uit als je klokingang flankgetriggerd is? Het moet alleen de juiste flank zijn.

Wat ik bedoel is dat de uitgang geen 50% duty-cycle meer heeft als de ingaande clock wel een 50% duty-cycle heeft.
Dat hoeft geen probleem te zijn, het hangt af hoe je de gedeelde clock verder in het circuit wilt gaan gebruiken.

Bij deze, onderstaand schema deelt door 1024.

  • V1 is Vcc.
  • V2 is een eenmalige actief lage asynchrone preset puls na power-up nodig om beide 40103 te presetten met de Jam inputs P0-P7 (deelfactor 1024).
  • V3 is de clock ingang.
  • Out is de gedeelde clock uitgang (de uitgang is een clock periode laag)

Als je wel een 50% duty cycle nodig hebt dan kun je door een factor 2 minder delen en er een flip-flopje achter zetten.

Toevoeging op het schema hierboven.

V2 kan eventueel worden weggelaten, de PL inputs van beide 40103's moeten dan met Vcc worden doorverbonden.
Nadeel hiervan is dat beide 40103's na power-up een andere deelfactor hebben (maximaal 65536) en dat de ingestelde deelfactor (in dit geval 1024) pas na afloop van de eerste deelfactor wordt gepreset.
Dus ook zonder V2 zal het werken echter dan kan het na power-up lang duren voordat de twee 40103's gaan delen door 1024.

... wat met een standaard R/C netwerkje is op te lossen ...

Bobosje, hartelijk dank voor het bedradingsschema, dat maakt een heleboel duidelijk.
Echter heb ik nog één vraag welke niet helemaal duidelijk is:

V2 is een eenmalige actief lage asynchrone preset puls na power-up nodig om beide 40103 te presetten met de Jam inputs P0-P7 (deelfactor 1024).

Die preset puls moet ik die nog ergens vandaan halen en deze moet toevoegen?
Intussen is er alweer wat bijgeschreven:

Toevoeging op het schema hierboven.

V2 kan eventueel worden weggelaten, de PL inputs van beide 40103's moeten dan met Vcc worden doorverbonden.
Nadeel hiervan is dat beide 40103's na power-up een andere deelfactor hebben (maximaal 65536) en dat de ingestelde deelfactor (in dit geval 1024) pas na afloop van de eerste deelfactor wordt gepreset.
Dus ook zonder V2 zal het werken echter dan kan het na power-up lang duren voordat de twee 40103's gaan delen door 1024.

Dus als ik het goed begrepen, hoef ik er niets aan toe te voegen.
Wel mooi als ik eventueel hoger kan delen als 1024, het is voor een PLL waarbij de referentie frequentie 25kHz is. De hoogste frequentie is bij deling door 1024 25600kHz, maal vier is 102,4MHz. Bij een deelfactor van 1080 is dat 27000kHz, maal vier is 108MHz, de hoogste frequentie in de FM omroepband.
Ik ga er niet mee uitzenden hoor, geen illegale activiteiten hier.

Met weglating van V2 (en de twee PL inputs aan Vcc) hoef je in principe niets toe te voegen als je kunt leven met een veel grotere eenmalige deelfactor na power-up.

Je kunt zoals @fatbeard aangeeeft V2 ook vervangen door een RC netwerkje om beide PL inputs even laag te houden na power-up zodat ze worden gepreset met 1024 na power-up.

Ik zal het vast verkeerd begrijpen, maar de max. frequentie voor de HC40103 is minimaal 15MHz (op 4.5V) en typisch 32MHz (op 5V). Als je dus boven de 15MHz komt dan zou je wel moeten testen of het allemaal goed gaat en stabiel is.

Op donderdag 6 maart 2025 13:07:49 schreef Benadski:
Ik zal het vast verkeerd begrijpen, maar de max. frequentie voor de HC40103 is minimaal 15MHz (op 4.5V) en typisch 32MHz (op 5V). Als je dus boven de 15MHz komt dan zou je wel moeten testen of het allemaal goed gaat en stabiel is.

Dat zou het ic aan moeten kunnen, omdat de aangeboden frequentie op de instelbare deler (40103), lager is als 32MHz, hier maximaal 27MHz.
Het aangeboden signaal wordt eerst aangeboden op een 74S112/74F109 of een 74HC74 welke als prescaler (voordeler) dient en deelt eerst door vier.

dubbelpost sorry

[Bericht gewijzigd door Martin V op (94%)]

Voor niet al te hoge frequenties (< 32MHz) is een klein controllertje als de PIC16F18313 ook handig, heeft een NCO (numerical controlled oscillator)
Is 8 pins en in DFN maar 3x3mm, kun je via SPI of I2C instelbaar maken...

DIP-switches op de Jam inputs maken de deelfactor instelbaar, geen SPI of I2C nodig. ;)

1080 deler op z'n simpelst, AND 1024+32+16+8 = 1080

1024 kan ook :P

[Bericht gewijzigd door harry64 op (20%)]

Op donderdag 6 maart 2025 13:55:49 schreef Bobosje:
DIP-switches op de Jam inputs maken de deelfactor instelbaar, geen SPI of I2C nodig. ;)

Juist ja, het zijn instelbare delers, die kun je instellen op iedere deelfactor met dipswitches of duimwiel schakelaars. Niets ic^2 of programmeren is nodig, (alhoewel dat ook zou kunnen).
1080-1024= 56

56-32 = 24 en 24-16 = 8

dat is binair van boven naar onder weergegeven:

P10 = 1024 = 1 MSB
P9 = 512 = 0
P8 = 256 = 0
P7 = 128 = 0
P6 = 64 = 0
P5 = 32 = 1
P4 = 16 = 1
P3 = 8 = 1
P2 = 4 = 0
P1 = 2 = 0
P0 = 1 = 0 LSB

dus 10000111000

Tijdens wat gegoogel rond de CD4x familie kwam ik een artikel over een 1 tot 4096 deler tegen die instelbaar is met een potmetertje dan wel spanningsniveau.
:P
Frequency divider from 1 to 4096 in increments of 1

Edit: VSS/GND is pen 8 van de 4040.