Anoniem
beste co leden
ik ben weer bezig met mijn lcd scherm
ik heb nu deze code maar met mijn scoop meet ik nog niks op de hs en de vs
en het lcd doet ook niks zou iemand me willen helpen ???
ik ben een beetje uitgegaan van deze tijd diagram 
mvg
manga valk
aangepaste code
module lcd (
input clk ,sw1,
output reg hsync ,vsync ,vclk ,data
);
clk15 lcd_clk
(
.inclk0 (clk),//50mhz
.c0 (clk_15) //30mhz
);
assign vclk = clk_15;
reg [10:0] CX;
reg [10:0] CY;
always_ff @(posedge clk_15)begin
CX <= CX + 1;
vsync <= 0;
if (CX == 511) begin
hsync <= 0;
CY <= CY + 1;
end
if (CX == 511 + 50)begin//530 werk al goed
CX <= 0;
hsync <= 1;
end
if (CY == 1 & CX >= 250 & CX <= 350) begin //366 = 266
vsync <= 1;
end
if (CY == 256)begin
CY <= 0;
end
if (CX >= 100 & CX <= 200)data <= 1;
else data <= 0;
end
endmodule
DanielBakker
Quidquid latine dictum sit, altum viditur
hint: kijk even naar de warnings die je in quartus krijgt. die geven vaak al een hint waar het fout gaat.
je gebruikt 2 keer de term clk15, een keer als module instantiatie en een keer als reg. dat slikt quartus waarschijnlijk niet.
flipflop
"We cannot solve our problems with the same thinking we used when we created them" - Albert Einstein
Ik lees nergens dat ie Quartus gebruikt, maar ok, punt is valide.
Wat ik zo zie: cx is een register van 9 bits, dus die heeft een range van 0..511. Je test m op >=510 en <=512. Ik kan me zo voorstellen dat dat fout gaat. De hardware zal wellicht een subtractor implementeren waardoor je op negatieve getallen uitkomt. Wellicht ga je dus nat op die test. Test aanpassen dus.
Anoniem
oke ga ik meteen aanpassen en proberen
hij werkt nog niet zie de code in de eerste post voor de wijzigingen
[Bericht gewijzigd door Anoniem op (48%)]
DanielBakker
Quidquid latine dictum sit, altum viditur
Anoniem
ik heb de nieuwe code gepost hij doet het maar knippert vrij snel
wat moet er nog worden verandert om dit weg te krijgen ???
DanielBakker
Quidquid latine dictum sit, altum viditur
hoe bedoel je knipperen?
trouwens nog een klein dingetje, je gate de 30 Mhz clock om 15 Mhz te krijgen, maar die clock30 wordt verder niet gebruikt, is het niet makkelijker om die 15 Mhz door de pll te laten maken?
