CPLD-FPGA eenvoudige voorbeelden.

Da's nogal een controversiele stelling FE! Over het algemeen wordt er op FPGA niet gesimuleerd op gate, alleen rtl. Hoeft ook niet als je je synthese goed doet.

Dan je voorbeeld: Da's een asynchroon design. Nou KAN dat in een FPGA, maar ik vind het niet heel slim om dat te doen. In je voorbeeld gebruik je een combinatorisch signaal als clock. Datzelfde signaal gaat vrolijk je combinatoriek van dezelfde always@ in! Da's niet fraai en dat is dan ook de oorzaak van je timing probleem.
Als je zo designed moet je inderdaad gate simuleren. Als je echter netjes synchroon werkt, dan heb je aan rtl sims ruim genoeg. Overigens zal je synthese ook in jouw voorbeeld een violation geven zodat zelfs dan geen gate sims nodig zijn.

ja en neen. als je ene puur synchroon systeem hebt kan je je er vanaf maken met alleen op rtl niveau te simuleren.
maar heel vaak heb je meerdere clock domeinen. en dan begint de miserie.

der is hedentendage ook een tendens om niet meer zuiver synchrone designs te maken ( EMC problemen elimineren en piekstromen gaan vermijden ).

Vooraleer een design op silicon gezet wordt gaan ze die ook op gate level (voor grote snelle systemen zelfs op transistor level, met inachtname van parasitaire capaciteiten en netlengtes...kwestie van uit te vlooien waar de drive strength omhoog moet.( waar er buffer moeten komen, en buffers geven delay !) ) gaan uitsimuleren.

Je moet dat ook doen in FPGA ! voor je het weet heb je ergens een race conditie en dan begint de miserie.

je kan de synthesizer ook niet altijd vertrouwen !

ik had vandaag ook weer iets voor.

een afteller ( ergens in het process wordt hij geladen met een waarde en dan op elke clocktik telt hij af naar nul om daar dan te blijven staan tot hij herladen wordt.
de reset moet aynchroon en heeft hoogste prioriteit( de klok draait nog niet op dat moment )
en laden mag niet onderbroken worden door clock events.

reg [19:0] x; // 20 bit teller 
always @(posedge clock,posedge reset,posedge write)

  if (reset) x<=0; 
  else if (write) x<= data_in;
  else if (x == 0) x<=0; else x <= x-1;

  neemt meer plaats in beslag dan

  if (x == 0) x<=x; else x <= x-1;  
 
 // spaart een 20 bit multiplexer uit... 
 // je moet niet muxen naar 0 maar naar je eigen ... 
 // en dat kan binnen een LE in plaats van een extern LE
 // te gebruiken daarvoor. heeft te maken met de 
 // architectuur van de FPGA blijkbaar.

  wat dan weer meer plaats in beslag neemt dan

  if ( |x ) x <= x-1; else x<=x; 
 
  // maakt een 20 ingangen OR poort in plaats van een 20 
  // bit comparator (XOR ladder) die met 0 gaat 
  // vergelijken .... als er nog een van de ingangen van 
  // de OR hoog is, is de teller nog niet 0.... dus trek 
  // er vanaf. en indien de OR evalueert naar nul : laad 
  // uw eigen waarde opnieuw...simpel newaar ?

en je kan het op nog wel 5 andere manieren schrijven en het doet allemaal krak hetzelfde....

maar je moet het potverdikke wel allemaal weten. synthesizers my ass. die dingen kunnen alleen een paar simpele voorgekauwde constructie herkennen en voor de rest 'schijten' ze maar gates die ze dan proberen minimaliseren. ( booleaans. maar zonder intelligentie. ze kunnen niet echt 'herkennen' wat het blok moet 'doen' ze kwakken gates in de volgorde waarin jij ze geschreven hebt. hier vergelijken we 2 waardes : baf een comparator. dan trekt ie er iets vanaf : baf een substractor... en daar datte... dus ik zet daar nul op.. maar de synth is niet snugger genoeg om te zien dat het register op het moment dat ik er nul aan toe ken eigenlijk al 0 bevat .... met adere woorden de synth 'begrijpt' niet wat het moet doen.).

ik had bijvoorbeeld verwacht dat die synth de x==0 kon omzetten naar een NOR poort ... ( alle ingangen laag is uitgang hoog.. simpele stomme nor poort. )

dat laatste is ook vele sneller. als je de fMax gaat bekijken ....

ik had zo 16 van die counters zitten. ( met nog ene kwak andere zaken ( counter kan op en aftellen ) . resultaat: aantal LE's bijna gehalveerd... en snelheid omhoog.

telkens ik een blokje maak is dat compileren en de netlist openen om te zien wat de synth gemaakt heeft. ik vertrouw ze voor geen haar... je moet dat echt tunen als je snelheid wilt. ( counters worden geclockt op 480 MHz... dus het is kritisch)

en das ook gelijksoortige miserie als pcb layout.
we gaan dat efkes autorouten.. verstand op nul en klikken maar ...... jaja

Moraal van het verhaal: als designer moet je weten wat de synthese gaat doen. In 99.9% van de gevallen boeit het niet of je een comparator of een nor krijgt. In die .1% moet je inderdaad in de netlist kijken wat je krijgt. So be it. Maar in alle andere gevallen laat je de synthese lekker z'n gang gaan.

Dan over die gate sims: Ik zie blijkbaar een andere trend dan jij Zelfs voor ASIC is het al discutabel of je pre-layout nog wel gate sims moet doen. Immers, synthese checked je timing, en daarna kun je nog met STA (Static Timing Analysis) tools een double check doen. Post-layout doe je dan nog een check of er niks stuk gemaakt is. Maar zelfs dat laatste is al discutabel omdat ook in het layout process op timing gechecked wordt. Alles is in princiepe onafhandelijk van synchroon/asynchroon.
Waarom liever geen gate-sims: het is een zeer zeer zeer tijd-consumerend process waarbij je alleen kijkt wat er WEL werkt. Je wilt eigenlijk weten wat er NIET werkt. Ook al doe je 100000000 testen, je weet nog steeds niet of er iets is wat NIET werkt.
Mijn voorkeur is dus om zoveel mogelijk testen op rtl te doen, het liefst met formal verification erbij. Als je dat sluitend hebt, dan doet synthese/sta de rest.

Net een nieuwsmail van Altera, ze hebben een van hun classes (zo een met echte mensen) in online vorm gratis beschikbaar gesteld:

Instructor-Led Quartus II Training, Now Online!
Previously available only as an instructor-led class, the Foundation of Quartus II Software Design class is now available at no cost, online. This full 8-hour class is segmented and easy to navigate as you learn to create, compile, and configure your FPGA or CPLD.

Een eerste blik ziet er interessant uit, flink wat informatie in ieder geval.

Op 12 september 2007 19:50:43 schreef flipflop:
Moraal van het verhaal: als designer moet je weten wat de synthese gaat doen.

Dan over die gate sims: Ik zie blijkbaar een andere trend dan jij Zelfs voor ASIC is het al discutabel of je pre-layout -snip- Post-layout doe je dan nog een check of er niks stuk gemaakt is. Maar zelfs dat laatste is al discutabel omdat ook in het layout process op timing gechecked wordt.

als designer moet je inderdaad verduiveld goed weten wat tde synthesizer gaat doen.. voor het echt kritische spul doe ik nu geen moeite meer om de synth te begrijpen. ik teken het zelfs als schema en vertel de mapper dat hij met zijn poten van mijn circuit moet afblijven. ( zo wordt het trouwens ook voor onze asic's gedaan.. het echt kritsche spul wordt uitgetekend met de juiste cellen uit de library. )

en post layout wordt er simulatie gedaan op transistor niveau bij ons. sommige blokken zijn zo kritisch ( al eens gezien hoe snel een SATA-II draait ? dat is zeeer gevaarlijk. ook de layout van bepaalde digitale blokken wordt met de hand ge-optimized.

@madwizard( en anderen ) ik heb de course net gedownload ne al dingen gezien die ik helemaal niet wist...

Op 12 september 2007 21:10:56 schreef madwizard:
Net een nieuwsmail van Altera, ze hebben een van hun classes (zo een met echte mensen) in online vorm gratis beschikbaar gesteld.
Een eerste blik ziet er interessant uit, flink wat informatie in ieder geval.

Ook even downgeload. Is idd de moeite. Vooral de navigatie mogelijkheid is goed zo kun je direct de hoofdstukken die je meest interresseren gaan herluisteren/bekijken. Is wel een flinke file.

dit is een cursus die normaal in 8 uur gegeven wordt en 495 dollar kost...

Nog meer leesvoer voor mij:

Op 13 september 2007 18:46:10 schreef madwizard:
Nog meer leesvoer voor mij:
[afbeelding]

ISBN nr? Prijs? waar te koop ?

Op 13 september 2007 18:54:34 schreef jovak:
[...]

ISBN nr? Prijs? waar te koop ?

Bij Bol.com staat ie voor 100 euro

Verilog HDL (2nd Edition)
Samir Palnitkar 

Prentice Hall PTR; 2 edition (February 21, 2003)
ISBN-10: 0130449113
ISBN-13: 978-0130449115

Zorg wel dat je de tweede editie hebt. Ik heb hem via play besteld, maar dan wel via PlayTrade wat net zoiets is als amazon marketplace, externe verkopers die via de site de boeken aanbieden (nieuw of tweede hands). Je betaling/afhandeling gaat gewoon via play maar het boek wordt opgestuurd door een derde partij. Ik had een Duitse verkoper die het boek nieuw en hardcover aanbood voor 80 euro. Binnen 3 dagen ('s avonds besteld) in huis.

Je kunt hem oom bestellen bij de Amerikaanse, Duitse of Engelse amazon (voorraden verschillen evenals prijs en verzendkosten), en bij bol en vast ook andere Nederlandse winkels. Mijn ervaring met de Nederlandse boekenwinkels en boeken uit het buitenland is dat het meestal maanden duurt voordat het verzonden wordt.

Zeker bol zet overal gewoon 3-5 werkdagen bij maar vervolgens kan je rustig een maand wachten. Voordeel is wel weer dat je je bestelling kunt annuleren als je niet vooraf betaalt. Maar als het ergens op voorraad is gaat het natuurlijk een stuk sneller.

Op 13 september 2007 18:46:10 schreef madwizard:
Nog meer leesvoer voor mij:
[afbeelding]

das inderdaad een van de beste. ik heb die hier ook liggen voor mijn neus. maar let inderdaad op dat je de tweede versie hebt. ( die behandeld ook V2001. )

de andere is de Verilog HDL for Synthesis ( let op de je de versie voor Synthesis hebt )

http://www.amazon.com/Verilog-HDL-Synthesis-Practical-Primer/dp/096503…

daar wordt telkens een blokje verilog getoond en het gesynthetiseerde schema staat er naast. zo snap je nogal rap welke constructies er nu eigenlijk wat 'brouwen'.

en dan is er nog een manual van synopsys. maar ik weet niet of je dat gratis kan downloaden.... ik heb hem als pdf. kzal eens zien of ik hem publiek (legaal) kan vinden dan post ik een link.

en dan is er ook nog dit ( is wel van xilinx maar kom. da werkt evengoed met altera. en goed gejat is al het halve werk... )

http://toolbox.xilinx.com/docsan/3_1i/data/fise/xst/chap02/xst02005.ht…

je moet daar wel wat rondbladeren. en ze hanteren nog ouwbollige verilog syntax ( geen v2001 ) maar das kwestie van beetje op te kuisen.
om snel dingen te begrijpen is het wel goed. ( en het staat telkens zowel in verilog als VHDL. )

Op 13 september 2007 00:52:01 schreef free_electron:
sommige blokken zijn zo kritisch ( al eens gezien hoe snel een SATA-II draait ? dat is zeeer gevaarlijk. ook de layout van bepaalde digitale blokken wordt met de hand ge-optimized.

Ok, duidelijk. Realiseer je wel dat je dus zeker niet in mainstream ASIC design zit (ik nu ook niet overigens), dus de trends die jij ziet zijn niet helemaal algemeen geldend. Maar leuk

Op 13 september 2007 21:29:48 schreef flipflop:
[...]
Ok, duidelijk. Realiseer je wel dat je dus zeker niet in mainstream ASIC design zit (ik nu ook niet overigens), dus de trends die jij ziet zijn niet helemaal algemeen geldend. Maar leuk

mainstream is dat inderdaad niks anders dan 'poorten schijten' ( een 'gate-stuffer' noemen ze dat ). maar voor echt designwerk lukt dat niet.

ik ben nu met iets bezig in een altera. de masterclock is 480MHz ... als je dat niet aandachtig gaat bekijken op schemaniveau ( RTL output van de synthesizser ) en je source gaat aanpassen lukt dat nooit. en het project is nochthans simpel: een spi achtig schuifregister ( de uitgaande clock daar is 120 MHz. een statemachientje wat de boel beheert en wat data assembler/disassembler toestanden. maar ik moet wel : digitaal debouncen ( aan 480 MHz ) en ik moet skew kunnen steken tussen de clock en de data lijnen. ( een ladder van LCELL's in de altera waaruit ik door middel van een multiplexer een node kan kiezen. het heeft me een ganse dag gekost om de synthesizer wijs te maken hoe ik de shifter wou doen het wou doen. ( ik geef het aantal bits op wat moet vertrekken en lanceer de state machiene. ) data wordt uit en in geklokt op zowel rising als falling edge ....

op een bepaal mometn was ik zo gefrustreerd dat ik dat ding gewoon als schema getekend heb. op 10 minuten was het klaar en het draaide. door dan nog een paar uur aan te modderen kreeg ik de synthesizer zo ver dat hij met een identiek schema voor de pinnen kwam.

synthesizers zijn DOMME dingen die alleen bepaalde constructies herkennen en die neerpoten. daarnaa gaan ze booleans proberen reduceren. ze begrijpen niet echt wat het ding doet.

als ik soms zie hoe onze designers ( ik ben maar klein garnaaltje hoor daartegen ) in de code liggen prullen , synthetiseren , naar de ouptut kijken ,nog wat liggen prullen, tot het precies i wat ze zoeken. ( zo een channel in een harddisk is tegenwoordig intern geclockt op 1.8 GHz ... ) en das een serieus aantal gates...

dat is echt transistor level simulatie. ze gaan zelfs de transistoren in groote aanpassen tot ze net goed zijn voor de stroom die moet switchen. groter is nergens voor nodig , de gate capaciteit gaat omhoog en ze worden trager en verbruiken meer. ( of je moet de drive strenght op de gate omhoog jagen waardoor je weer meer stroom verbruikt en dan daarvoor grotere transistoren nodig hebt die weer trager .. enzovoort.

haast van elke poort zijn er wel 20 verschillende varianten. deze heeft een fanout van zoveel , deze een van zoveel , en dat wordt echt geoptimaliseerd ( de tools doen dat voor veel dingen vanzelf )

als ik tegen mijn geburen praat ( ene werkt voor nvidia , de andere zit bij rambus en nog een ander werkt voor intel ) is dat van hetzelfde laken een broek.

omg, ik hou m'n hart vast dat niet een zo'n tor in mijn HDD net even over de rand van de specs wipt morgen. Lijkt me nogal een kritisch geheel. Verklaart wel het eea zo... backup maken.

Eneh, die arrogante opmerking over dat mainstream vind ik ook jammer. Als je zo senior bent zul je moeten weten dat niet alle design zo op de rand van de technologie werkt. Dat wil nog niet zeggen dat het allemaal kleuter werk is. Tekenen is kleuter werk.

sorry, even verduidelijken : het zijn de Synthesizers die 'gate-kakkers' zijn. niet de mensen die de code schrijven. ( maar in het geval dat die mesne( waaronder ook ikke ) button pushers zijn wordt dat een complete ramp ) en voor veel dingen is zo ene 'gate-stuffing' sytnhesizer meer dan voldoende.

Mijn frustratie komt door het feit dat ik meer verwacht had van die synthesizers. ik had verondersteld dat als ik iets schrijf als

always @(posedge clock)
   if (a >0)  b<=1; else b<=0;
end

dat die synth dan snugger genoeg is om een flipflop te pakken , een grote OR poort, en de flipflop te laden met de uitgang van de OR poort.

maar das dus niet het geval tkan zijn dat bovenstaande nu synthetiseert naar dat , maar als het complexer wordt dan herkennen de synthesizers de constructies niet meer.)

Als je dat dan aan de zogenaamde 'expert coders' gaat vragen krijg je alleen 'blank-stares' ... ze hebben geen flauw idee wat die synthesizer brouwt.

het blijkt dat als je schrijft '> 0' dat de synthesizer echt een 'groter dan' circuit brouwt. ( stomme implementatie van wat daar geschreven staat )
maar als de synthesizer iets snuggerder zou zijn, dan zou hij gemerkt hebben dat A gedefineerd was als een REG en niet als een INTEGER en er dus geen getallen kleiner dan 0 kunnen zijn. dus eigenlijk staat daar in dit geval ' alst geen nul is ...' en der is niks simpeler dan in dat geval een or poort te nemen. als een van de ingangen hoog is ist geen nul. ( een OR is een AND voor nullen ... als alle ingangen nul zijn is de uitgang ook nul )

Ik wou aangeven dat het net dezelfde situatie is tussen even iets in elkaar zetten en iets echt proberen snappen. tis dezelfde vergelijking als : ik schrijf effe rap 3 lijnen basic en huppekee klaar. maar als het echt snel en precies moet zijn ... assembler is the only way to go ... ( de snelste manier om ene register op nul te zetten is nog altijd het te x-oren met zichzelf.. Xor is 2 clockcycles. ene Mov operatie 4 ... )

tot nu toe heb ik de synthesizers altijd als 'button pusher' bediend. maar nu ik voor het eerst iets serieus moet doen ( iets wat moet vooruit gaan ) stapelen de teleurstellingen zich heel snel op. ( enne Synopsys is gene haar beter)

de ervaring leert me nu dat je moet EXACT zijn in het schrijven van logica. blijf weg van > , <, <= en >= maar gebruik == of != en herformuleer de code. tis kleiner.

en als het testen tegen nul is : maak een unaire operatie.

over die minimal dimension dinges :

Alle grote chips worden zo gemaakt. als je snelle dingen wilt maken is dat de enige manier. zet alles net groot genoeg , maar niet groter dan noodzakelijk.

das overal zo. dank aan een mechanische constructie : je kan een lastarm groter en dikker maken dan nodig, maar dan wordt ie zwaarder en neemt ie meer plaats in. er is ook meer energie nodig om hem te laten bewegen. het voordeel is dan wel dat je hem kan 'overladen' zonder dat ie er onderdoor gaat. bij halfgeleiders is dat net hetzelfde. . we gaan de spanning een beetje opvoeren en dan wat snneller clocken. dat lukt wel , maar je overstresst de boel en dan plooit het plots ...

Als een beginner al deze perikelen leest loopt hij even rap weer weg als hij gekomen was

Enfin met mijn oude manier van schema entry was ik er nog zo slecht niet vanaf, want ik veronderstel dat hij het een beetje behoorlijker omzette. Wel moest je goed uitkijken dat je circuit een zinvolle functie had of hij wipte alles eruit. Maar dit zie je ook bij VHDL of verilog. Als je plots een pak minder LE's nodig hebt ben je gewaarschuwd.

Maar de meeste gebruikers hier gaan toch heel weinig van die problemen last hebben. Net zoals er hier maar weinig zijn die een 10 lagen multilayer gaan maken voor de hobby, zullen er waarschijndelijk ook geen functie's direct moeten draaien op 500 MHz. Maar het blijft wel belangrijk dat we weten dat niet alles koek en ei is.

Vandaag mijn nieuw speelgoedje ontvangen. Vrijdag de logic analyser van logicPort besteld en deze voormiddag lag die reeds op mijn tafel.

Wow, wat een luxe, nu zie je tenminste wat er uit je FPGA komt. Ik had eerst gedacht om ook de Rigole scoop met logic analyser te bestellen maar toen ik deze "logicPort" specs zag was ik meteen overtuigd dat het logic analyser gedeelte beduidend meer mogelijkheden had voor een veel lagere prijs.

Time analyse tot 500 MHz op 34 kanalen en State analyse tot 200MHz via een van de 2 externe clokken. Maar vooral de extended triggermogelijkheden op meerdere levels met vele combinatie mogelijkheden gaf de doorslag. Hiermee kun je heel selectief een complex signaal voorkonditioneren voor het triggeren op de gewenste positie.

Ook de meegeleverde software is enorm gebruikers vriendelijk en heel wat uitgebereider dan de Rigole. Ik ben overtuigd dat de makers van deze software echte ervaren hardware gebruikers waren die weten hoe je confortabel de GUI moet besturen.

Het geheel kost mij inclusief extra opsteek stekkers ongeveer 425 euro BTW, invoer en verzending inbegrepen. De definitieve afrekening komt nog wel maar met de lage dollar wordt het toch vrij goedkoop. Bij deze versie heb ik ook extra 38 super meetstekkers bijgevraagd om de analyser te kunnen aansluiten op een TQFP behuizing. Ook zijn de aansluitdraden uit teflon isolatie waardoor ze bestand zijn tegen toevallig ongewenst kontakt met je soldeerbout.

Hierbij een ingesloten resultaat van een meting op mijn LCD 4x20 character display van de FPGA.

Hier had ik de trigger ingesteld om te triggeren op de positieve flank van Lcd_E en indien het data patroon $38 was. Op het triggerpunt zie je idd de gevraagde data staan maar ook ervoor en erna zie je welke data naar de display gestuurd wordt. In de setup van de trigger zie je dat dit maar een heel beperkte instelling was en dat er veel meer voorwaarden kunnen gebruikt worden.

Ook is er een interpreter voorzien die je RS232, I2C of SPI serieele communicatie gaat gaan analyseren en extra informatie op je scherm weergeven. Zo wordt de start, stop repeat start enz van een I2C verbinding aangeduid en wordt de waarde direct hex, bcd of binair in de datastroom aangeduid. Je moet zelf geen bitjes meer zitten analyseren om te weten of je data juist doorgestuurd wordt.

Doordat de software op je PC draait gebruik je de volle schermbreedte. Staat je scherm op 1280 pixels dan zie je de volledige interface over de 1280 pixels wat enorm konfortabel is voor een oude gebruiker zoals fotoopa die soms 2 brillen boven elkaar moet opzetten.

Nu kan ik weer rustig verder experimenteren waarbij je tenminste ziet wat je uitspookt en waar het mis loopt.

ps:
@P.Techneut,
Bedankt voor die link. Mede hierdoor heb ik dit direct besteld en mijn eerste indrukken zijn echt super. Vroeger al heel veel met LA van HP gewerkt maar als je dit ziet samen met de prijs dan kan je geluk niet op.

Ziet er mooi uit! Mogelijkheden te over zo te horen! Kunnen we die hardware niet gewoon namaken?

Op 17 september 2007 15:39:17 schreef Jochem_S:
Ziet er mooi uit! Mogelijkheden te over zo te horen! Kunnen we die hardware niet gewoon namaken?

Een van de 5 schroeven is verzegeld. Openmaken komt overeen met garantie kwijt. Maar voor deze prijs vind ik het de moeite niet om dit open te doen. Het werkt perfect en blijkt betrouwbaar te zijn. De software zelf is al zijn geld waard. Touwens die software kun je gewoon downloaden om te evalueren, iets dat ik grondig gedaan heb. Zoiets maken kost je heel veel tijd, vooral als je eens de mogelijkheden ziet.

Mooi spul! Prijs en waar te krijgen?

Op 17 september 2007 17:05:02 schreef MagicBox:
Mooi spul! Prijs en waar te krijgen?

Hier 2 tot 3 dagen het ligt bij jouw thuis.

Op 14 september 2007 20:42:22 schreef fotoopa:
Als een beginner al deze perikelen leest loopt hij even rap weer weg als hij gekomen was

Er zal een tijd komen dat ik ga begrijpen waar het überhaupt over gaat.
Hier: http://cooldogebooks.blogspot.com/2007/05/vhdl-ebooks.html
Staan wat hyperlinks naar VDHL e-boeken
Een ervan is is deze link: hxxp://www.ee.bgu.ac.il/~hadaryan/logic/Things%20to%20read/Verilog/ en daar vandaan heb ik de oude (1999) versie van dit boek: http://www.amazon.com/Verilog-HDL-2nd-Samir-Palnitkar/dp/0130449113/re….
Zal wel legaal zijn.
Trouwens: we hebben met 3 man een MAX II Nano Board gekocht. Vandaag is de rekening van Visa binnen gekomen.
Het bordje heeft ons 49 euro de man gekost.

Op 17 september 2007 18:10:46 schreef coco3:
Trouwens: we hebben met 3 man een MAX II Nano Board gekocht. Vandaag is de rekening van Visa binnen gekomen.
Het bordje heeft ons 49 euro de man gekost.

Visa is een van de afrekeningen, de BTW volgt nog wel. Maar het blijft heel betaalbaar voor wat je krijgt! Ik reken globaal $ en € gelijk. Doordat de dollar nu extra laag staat heb je meestal reeds een beetje over.

@fotoopa
Succes ermee!
Is het aantal van 4 gnd draden voldoende?

[Bericht gewijzigd door P.Techneut op maandag 17 september 2007 21:36:51 (17%)]