CPLD-FPGA eenvoudige voorbeelden.

Op 17 oktober 2007 15:54:29 schreef Bluefox:
@FotoOpa

We maken er toch geen wetstrijd van?
Afijn toch maar ff proberen.
Bericht: rial logger tool oktober 15 2007 einde bericht.

ps: het valt mij op dat IC6 erg warm wordt, hij heeft bij mij kortsluiting overleeft dus hij kan wel wat hebben maar toch. Lijkt mij niet de bedoeling dat hij erg warm wordt toch?

Ja zo was het niet de bedoeling hé... Enfin het serial output signaal zit ook op de I/O connector, je hebt het waarschijndelijk wel gezien. Maar ik zou liefst horen dat je het via de USB lijn op je PC hebt dan weet je ook of die chip werkt.

En nee, het is niet normaal dat IC6 warm wordt. Duid ergens op een overbelasting. Ik monitor nog de totale stroom en die is doorgaans lager dan 100 mA of in de buurt. Hangt af van het aantal ledjes en de 4x7 segments display maar zeker nooit boven de 200 mA

Update:
Ik dacht da je het via een LA bekeken had maar zie nu aan de hand van de tekst dat het idd via de USB compoort ingang is. Dus werkt het bij jou ook.

De nieuwe versie laat handshaking toe, dus die wacht op een actievatie van de USB compoort om dan verder te gaan. Je moogt nu eerst drukken op MS6 voor het starten van de transmissie maar die blijft wachten tot de USB com poort actief is.

Ik heb nog eens na gemeten.
Tussen Vout en gnd van IC6 meet ik 28 KOhm dit lijkt niet op een kortsluiting(kan iemand dit nameten).

Kan het liggen aan een te zware voeding? 5V 1A?

Op 17 oktober 2007 18:43:54 schreef Bluefox:
Ik heb nog eens na gemeten.
Tussen Vout en gnd van IC6 meet ik 28 KOhm dit lijkt niet op een kortsluiting(kan iemand dit nameten).

Kan het liggen aan een te zware voeding? 5V 1A?

Je verbruik hangt toch niet af of je nu 1 of 1000A kunt leveren zolang je 5V maar behouden blijft.

Meet even de stroom die bij die 5V geleverd wordt aan je FPGA board dan weet je zometeen hoe de vork aan de steel zit.

Oke probleem gevonden!
Ik had bij Conrad een adapter van 5 volt gekocht, alleen dat @#^%@ ding geeft 7,5 Volt!!!!!!
Logisch dat mijn IC6 wat warm wordt, op mijn experimenteer voeding doet ie dat niet(maar die staat wel eens wat hoger dus had er speciaal een losse adapter voor gekocht).

Zucht

[Bericht gewijzigd door Bluefox op woensdag 17 oktober 2007 19:10:09 (17%)]

wie o wie kan mij vertellen hoe je precies GSR en GTS (en ook GCK = clockinput) gebruikt in een CPLD van xilinx, EN waar je ze voor gebruikt ( ik gok simuleren en debuggen)

GSR en GTS zijn modellen in de gatelevel netlist die de global clock en tristate netten vertegenwoordigen. Op die manier heb je in je simulatie een idee wat de delays in die globale netten zijn.

Mijn mening is dat gate simulaties totaal niet relevant zijn voor FPGA implementaties en dus zou je over die modellen geen zorgen hoeven maken. Helaas zijn "bepaalde iemanden" het niet met deze stelling eens. Zie de discussie in een ander topic hierover.

Op 17 oktober 2007 19:39:06 schreef Jeroen Boere:
wie o wie kan mij vertellen hoe je precies GSR en GTS (en ook GCK = clockinput) gebruikt in een CPLD van xilinx, EN waar je ze voor gebruikt ( ik gok simuleren en debuggen)

Het zijn lijntjes die direct naar de flipflops gaan. GSR is de set/reset lijn, GCK de clock. GTS gaat direct naar alle pads als output enable.

Je gebruikt ze als je massa's flipflops van het zelfde signaal (zonder vertraging van het logic array) wil voorzien. Bijvoorbeeld een statemachien laat je op een clock lopen. Door die clock lijn nu aan een GCK pad te koppelen zal de compiler er voor zorgen dat het GCK net gebruikt wordt voor de clock. Dan komt ook nog eens de macrocel voor die pin vrij voor logica zelf.

In de praktijk plak je je reset signaal aan de GSR lijn, je externe klok aan 1 van de GCK lijnen. GTS wordt vrijwel niet gebruikt.. Die gaat alleen nut hebben als je grote aantallen pads wil koppelen/loskoppelen (tri-staten) van wat voor bus dan ook met een extern signaal.

Edit: De compiler beslist zelf wel hoe de pad wordt geconfigureert. Als 'ie ruikt dat jij een externe pin naar de set/reset aansluiting van 1 of meerdere flipflops hebt, zal de fitter (proggie wat je ontwerp in de CPLD stopt en bepaalt aan welke pin welk signaal komt) die pin automatisch aan een GSR pin toekennen.

Als je een ingangssignaal naar een nand of wat dan ook voor logisch ding stuurt en je kent dat signaal aan een GSR pad toe, configureert de compiler die pad gewoon als input pad voor logic.

Met de constraint editor PACE kun je zelf de externe pinnen toekennen aan de pinnen van de CPLD als je dat wil (dubbelklikken op "Assign package pins" in de process tree). Dan zal de fitter wel proberen het ontwerp in te passen met je pin toekenningen in acht nemend.

Op 15 oktober 2007 10:54:32 schreef surge_me:
[...]

Jup zo deed ik het eerst, maar ik vind dit best veel werk

klopt. maar hier is de truuk met de hamer ...

op je TOPLEVEL definieer je ALLE pinnen als BIDIR
met andere woorden een signaal wat de chip verlaat of binnekomt wordt ALTIJD als bidir getekend.

de compiler stript dan automatisch de niet gebruikte functie weg.

en als je daar niet expliciet een TRI buffer zet dan wordt dat een hardcoded output.

je gebruikt IN en OUT alleen om intern miserie te vermijden. ( outputs aan elkaar , inputs die niet gestuurd worden etc. )

ik moet dringend eens verder werken aan mijne boek... maar met het verslepen van 'bijproducten van de veeindustrie' heb ik al zoveel werk tegenwoordig...

[Bericht gewijzigd door free_electron op woensdag 17 oktober 2007 21:45:27 (11%)]

Op 17 oktober 2007 21:44:01 schreef free_electron:
[...]

ik moet dringend eens verder werken aan mijne boek... maar met het verslepen van 'bijproducten van de veeindustrie' heb ik al zoveel werk tegenwoordig...

graag! je hebt hier al één afnemer!

Wanneer dacht je het af te hebben? En nog belangrijker, wanneer ligt het in de winkel?

Op 18 oktober 2007 06:49:17 schreef Eagle666:
Wanneer dacht je het af te hebben? En nog belangrijker, wanneer ligt het in de winkel?

Heeft hij uberhaubt al een uitgever? Zo nee, dan zal het mogelijk nog wel een poosje duren, voordat het boek door de uitgever na een x aantal revisies goed gekeurd is ben je al een stuk verder in de tijd.

Ik gok dat de elektuur het boek zal uitbrengen. Net als zijn boek over Visual Basic.

Ook ik ben denk ik een van de eerste kopers zodra het boek te koop is.

Nog een paar weken dan is de rust in huis weergekeerd ( vriendin komt bij me wonen dus op het moment beetje te druk met andere zaken ) en daarna kan ik weer beginnen met mijn elektronica ideeen en projecten op te pakken.

Je vriendin komt bij je wonen en dan keert de rust terug? Volgens mij klopt er iets niet in die zin .

..einde hobby

Op 14 oktober 2007 19:33:33 schreef driessens_nl:
Houston we have a problem.
Het lukt me niet om mijn bordje te programmeren. Ik heb het testprogramma van fotoopa gedownload en in quartus restored......

Kleine update:
Na lang zoeken heb ik de oorzaak gevonden. Mijn byteblasterII werkt blijkbaar niet. Heb dit ontdekt door gebruik te maken van een FLEX10K bordje van een collega samen met zijn byteblasterMV.
Zijn byteblaterMV werkt prima samen met mijn computer en fpgabord.
Alhoewel ik de byteblaster al meerdere keren onder de loep heb genomen kan ik niets fout vinden. (ja, ik heb de extra inverter ook gemonteerd).
Ga nu maar eens zelf een byteblasterII bouwen.
Helaas heeft hebben we wel de 3,1 volt regelaar van het fpgabordje naar de halfgeleider hemel geholpen door een foutieve verbindinngskabel tussen de Byteblaster en het fpgabordje.

Mocht iemand nog ergens smd onderdelen bestellen dan zou ik graag enkele lp2992 1,5 volt mee bestellen.
Email staat in profiel.

wordt nog vervolgd....

Op 18 oktober 2007 17:59:06 schreef Eagle666:
Je vriendin komt bij je wonen en dan keert de rust terug? Volgens mij klopt er iets niet in die zin .

2 huizen naar een huis geeft onrust. Daarna zal ze me afentoe ook wel eens even zat zijn en kan ik rustig op mijn hobby kamer gaan zitten knutsellen.

Verder heb ik roosterdiensten en zal zij als ze hier werk heeft overdag werken en heb ik dus ook tijd om wat aan de hobby te doen

Vandaag is mijn DE1 altera bord ook binnen gekomen, de standaard demo ziet er in ieder geval flashy uit

Binnenkort maar eens mee gaan spelen. Helaas zijn xantus' bordje en xantus zelf zoek, anders had ik graag mee gedaan met het maken van wat eenvoudige demo's. Maar gelukkig voorziet fotoopa daar ruim in. Mocht ik een interessante demo maken voor het DE1 bordje dan kan fotoopa dat misschien wel geschikt maken voor xantus' bordje.

Op 18 oktober 2007 23:10:09 schreef jovak:
[...]zal ze me afentoe ook wel eens even zat zijn en kan ik rustig op mijn hobby kamer gaan zitten knutsellen.

LOL! Ik gein uiteraard ook maar. Mijn vriendin mag me over een jaar (als we gaan samenwonen) ook genoeg met rust laten zodat ik kan hobbien!

@Madwizard,

Prachtig met je DE1 board. Dat zal zeker meevallen, echt een prachtig board met heel veel mogelijkheden. Je hebt zoveel resources dat je tijdens testen van nieuwe projecten zelden in de problemen zult komen.

De meeste toepassingen zijn zonder veel aanpassingen over te zetten op de andere boards. Zelfs voor een deel gaat het perfect voor de kleine MAX II CPLD boardjes.

Die output connector type DE1 is mooi en ze gebruiken hem overal. Maak je aansluitingen hiervoor dan kun je van het eene boardtype naat het andere overgaan. Zo heb ik hier een bedienings frontplaat waar display, keyboard,rotary encoders enz opstaan en die op alle board aan te sluiten zijn.

Ik heb verder aan de uart routines gewerkt. Ik zet ze in de loop van de week wel online. Ze zijn heel wat verbeterd en werken nu heel goed inclusief een heleboel flags zoals empty flag, frame error, overrun error enz. Ze zijn getest met de USB compoort op 115200 baud met de PC. Met de LA heb ik heel veel kleine detail probleempjes tijdens het programmeren snel kunnen oplossen. Man wat zou ik doen zonder die LA!

Ik verneem dat er blijkbaar zware problemen zijn met de byteblaster versie xantus op de parrallel poort. Meerdere gebruikers krijgen hem niet aan de praat. Blijkbaar loopt er iets fout. Spijtig, die heb ik niet bijbesteld maar deze namiddag zal ik toch eens grondig kijken naar het schema, Het lijkt mij niet normaal, ik heb vermoedens dat er iets foutief aan ontwerp of update is waardoor het niet overal werkt.

Maar nu eerst wat boodschappen doen.

Heeft iedereen die problemen heeft met de byteblaster van xantus de invertor en de driver van altera wel geinstalleerd.

Let wel op met het bouwen van de byteblaser dat je een female connecor gebruikt samen met een gender changer. Zit namelijk een fout in het ontwerp.

Even iets anders voor nieuwe verilog gebruikers.

Vooral in het begin weet je soms niet goed hoe je een bepaald stukje verilog code moet schrijven terwijl het zo duidelijk is als je vroeger een stukje schema tekende.

Maar er is een eenvoudige tool voorhanden in de Altera Quartus software die je hiermee kan helpen. Zoiets kun je best gaan uitzoeken met heel eenvoudige basis stukjes schema.

Laten we een voorbeeld nemen:

Dit is een doodgewone DFF met een asynchrone aangesloten clear. Hoewel ik bijna uitsluitend synchroon werk heb je soms nood aan een asynchrone reset, vooral bij handshakings signalen. We saven deze schakeling even en dan kunnen we aan quartus vragen dat hij voor ons de verilog code schrijft in onze plaats. Zo kunnen we tenminste leren hoe hij die omzetting van schema naar verilog doet.

Daarom deze handeling:

En de volgende selectie:

Hier zie je dat je de keuze kunt maken voor VHDL of verilog! We kiezen in ons geval verilog en drukken Ok.

Nu gaat hij het schema controlleren en als er geen fouten inzitten omzetten naar een xxx.v file.

Nu kunnen we rustig gaan kijken hoe hij dat gedaan heeft:

Je ziet, hij heeft mooi alle in en uitgangen vastgelegd en het volledige program geschreven. Er zat nog een copyright tekst boven die ik hier even heb weggelaten om wat plaats te sparen. Het kan zeker wat compacter geschreven worden maar hier heb je duidelijk een overzicht hoe hij het oplost.

Ik zou vooral aanraden in het begin dit met heel eenvoudige blokjes te doen. Dan wordt het veel duidelijker en ga je veel sneller leren. Stel dat je nu die DFF vervangt door een latch dan zal je direct de nieuwe verilog source zien ( altijd opnieuw via create/update de file hermaken na een schema wijziging)

Kleine blokjes kun je ook snel simuleren. Daarvoor moet je eerst een stimuli input file aanmaken want de simulator moet weten hoe je ingangssignalen verlopen in de tijd om de uitgangs signalen te kunnen tekenen.

Hierbij even een resultaat van een kleine simulatie:

Ik heb gemarkeerd waar de output synchroon veranderd en waar asynchroon conform ons schema.

Ik hoop met deze bijdrage vooral de beginners te helpen bij hun eerste stappen met FPGA of CPLD.

whaaaa -bonk- -bonk- -bonk - -bonk- ....

verdikke . hoe heb ik dat al die jaren over het hoofd kunnen zien !

Op 19 oktober 2007 14:58:35 schreef free_electron:
whaaaa -bonk- -bonk- -bonk - -bonk- ....

verdikke . hoe heb ik dat al die jaren over het hoofd kunnen zien !

Het is niet waar hé dat je nu uw boek moet gaan aanpassen

Update ByteBlaster:

***** hij doet het *****
wat was er bij mij aan de hand:
- 3 sluitingen in het printbord (waarschijnlijk vuil op de print gelegen bij het belichten)
2 sluitingen naar massa
1 sluiting naar vcc.
- verder heb ik de weerstand R1 verlaagd naar 100E. Bij een van mijn comupters zag ik dat pen15 niet echt laag werd getrokken met 1K.

uiteraard niet de inverter van RFDude vergeten!!! (maar deze had ik al)

Dit is al de tweede keer dat ik dit soort problemen (sluitingen) heb met een printje van Paul, de vorige keer was het bij zijn FT232 samenkoop actie. Blijkbaar heeft hij toch niet de beste printenboer hiervoor uitgezocht.

Dus als er nog meer mensen zijn met Byteblaster problemen, check de hele print op sluitingen.

Vervelend die sluitingen, helemaal vervelend als dat op je FPGA bordje gebeurt want dan kan het wel even zoeken zijn naar het probleem.

Fabrikant is LEDsee, inderdaad meer problemen mee gezien (niet alleen sluitingen maar ook lang laten liggen of vergeten van printen). Ik ga er ook zelf niet meer bestellen, het is dan wel heel goedkoop maar ja "if you pay peanuts...".