ik ben op verlof. Zit in Holualoa
Straks kop weer onderwater gaan steken.
Ik hoop boek in de komende maanden af te ronden.
Silicon Member
ik ben op verlof. Zit in Holualoa
Straks kop weer onderwater gaan steken.
Ik hoop boek in de komende maanden af te ronden.
Golden Member
Straks kop weer onderwater gaan steken.
Ik ben jaloers, denk je wel om het welzijn van de vissen als ze zo ineens onverwachts dat hoofd zien
Groeten, Bram
Ik ben ne keer op satellietstand in GoogleMaps gaan inzoomen op Holualoa, om te zien of ik u daar niet zie rondlopen, LOL
Wat ik wel zie, een mooie kustlijn en de Alii DR road, waar je zeker over gebold hebt.
Welk weer is het daar Free, temperatuur, luchtvochtigheid?
- - big bang - -
Silicon Member
waar ik verblijf is het mistig en rond de 25 graden ( ik zit op 600 meter. beneden is het 32 graden en zonnig.
Ik verblijf op een koffieplantage op de Hualalai vulkaan.
iniedergeval wel verse koffie in de ochtend;)
Krijg meteen zo'n beeld voor me van die koffieboer die in Bruce Almighty aan het raam langs komt met z'n ezel(?) om even een vers bakkie af te leveren.
Waahaahaa, verlof, nee, werkstraf gekregen zeker! Koffiebonen afplukken. LOL
- - big bang - -
Heb je nog een update over je boek? Hoeveel pagina's zit je nu al?
Kan je binnekort misschien eens een inhoudsopgave posten?
Dat boek gaat vast over Verilog en Altera. Kan nooit wat worden
Silicon Member
Op 1 juli 2008 18:34:01 schreef flipflop:
Dat boek gaat vast over Verilog en Altera. Kan nooit wat worden
[smily mode]
Blijf dan verder prullen met 'k zie-links en 'very hard design language he' .Trouwens de naam 'VHDL' is gejat van verilog. De officiele naam is Verilog Hardware Description language. VHDL dus.
VHSIC-HDL (de echte naam van wat de 'wannabees' VHDL noemen) is niet uitspreekbaar. das zoals PCMCIA .. People Can't Memorise Computer Industry Acronyms.... ) en VHDL komt vna de militairen. bah ! bende warmongers.
ik verplicht niemand om slimmer te worden . Je gebruikt zeker ook nog Zielig processoren ? Of is het Pruts-In-Chipje of Allemaal-Vuile-rommel ?
T'kan natuurlijk ook Still-Testing / Stomme Troep / Stupid Technology zijn ... damn. dat mocht ik niet zeggen zeker
[/smily mode]
Trouwens ik behandel ook VHDL in het boek. ( ik geef voor de voorbeelden telkens de verilog en de vhdl variant. )
Let wel op : dit is GEEN boek voor experts. Het boek is bedoeld als een basis digitale techniek ( 2/3 van het boek gaat over poortjes , flipflops en is schematic based. Daarnaa behandel ik synthese ( ik behandel GEEN simulatie ! ) en hoe je dezelfde dingen die je vroeger schematic maakte nu met synthesetalen doet.
Het boek is dan ook Van 0 en 1 tot FPGA !.
De focus is de mensen die niks kennen van digitale techniek of die wel eens iets met 74xx en 4xxx in elkaar gezet hebben op weg helpen om de overstap te maken naar CPLD en FPGA. Hoe je het ook draait of keert TTL en CMOs zijn verleden tijd. 90% van de chips die ooit bestonden in die families zijn uit productie.
Op het eind van het verhaal ben je in staat moeten zijn om de alarmklok die je vroeger maakte met 7447 en 7490 en 7485 en een tros losse poorten. Te maken met een synthesetaal.
Er zijn veel zaken die ik opzettelijk niet behandel. ( instantiering van modules bijvoorbeeld. ik ga daar wel over maar geef 1 voorbeeld. Ik gebruik het verder niet.
Toplevel blijft altijd schematic. IO pinnen verbonden met draden en bussen naar functionele 'blokken'. Ieder blok is in een synthesetaal gemaakt.
Opnieuw omdat de doelgroep is de mensen die de overstap willen maken maar schrik of problemen hebben. Door toplevel schematic te houden is de boel makkelijker.
Eenmaal ze dan wat verder gevorderd zijn kunnen ze het boek verlaten en dan een echt boek over verilog of vhdl kopen.
Ik behandel ook geen testbenches in vhdl of verilog. Ik gebruik alleen de ingebouwde simulator in Quartus. Modelsim is een boek op zijn eigen.
En er is nog een andere reden : ik wil geen verwarring stichten door synthetiseerbare en niet synthetitseerbaar spul te behandelen. Toen ik begon met verilog was dat mijn eerste downturn. Je pakt een boek over verilog. Tikt het eerste voorbeeld in in Quartus en klikt compile... en;t werkt al niet... omdat er constructies in zitten die niet synthetiseerbaar zijn. Dus opzettelijk : ik hou die weg. Pas in het allerlaatste hoofdstuk spreek ik even over simulatie en geef ik een voorbeeld ( in verilog alleen, omdat je gratis de veritak simulator kan halen. die is eenvoudiger in gebruik dan het zware modelsim.)
Op 1 juli 2008 19:56:11 schreef free_electron:
Ik behandel ook geen testbenches in vhdl of verilog.
[...]
En er is nog een andere reden : ik wil geen verwarring stichten door synthetiseerbare en niet synthetitseerbaar spul te behandelen. Toen ik begon met verilog was dat mijn eerste downturn.
Goed punt, dit vond ik zelf ook erg onduidelijk toen ik ermee begon. Zelfs hello world valt niet te synthetiseren
nog even een vraagje tussendoor, hoeveel gaat dat boek uiteindelijk ongeveer kosten?
nog even een vraagje tussendoor, hoeveel gaat dat boek uiteindelijk ongeveer kosten?
En wanneer komt het uit
Overleden
komt er ook weer een download op CO? zeg maar Beta testers
LOL, waarschijnlijk wordt dat: alfa-downloaders en βtesters!
Maar ik denk dat de Free redelijk veel rond zijn oren heeft tegenwoordig, waardoor wat minder vrije tijd.
- - big bang - -
nog even een vraagje tussendoor, hoeveel gaat dat boek uiteindelijk ongeveer kosten?
kan ik alvast gaan sparen
Silicon Member
geen flauw idee. that;s up to de publisher.
Op 9 juni 2008 18:56:21 schreef free_electron:
ik ben op verlof. Zit in Holualoa
Straks kop weer onderwater gaan steken.
Ik hoop boek in de komende maanden af te ronden.
Maar ik denk dat de Free redelijk veel rond zijn oren heeft tegenwoordig, waardoor wat minder vrije tijd.
- - big bang - -
vooral water denk ik
Golden Member
Free, het lijkt me een geweldig boek. Ik weet niet of ik er echt wat aan ga hebben (denk het wel, al doe ik nu nog niks met FPGA, ze zijn niet supergoedkoop en ik wil liever eerst weten dat ik er mee kan werken voor ik er geld in steek), maar het lijkt me leuk om te lezen.
Het zal wel een dikke pil zijn? Het is al een paar keer gevraagd, maar heb je het inmiddels af? Ik heb geen bezwaar tegen typ-en spelfouten en leuk free-electronisch-taalgebruik, sterker nog, een boek in dezelfde stijl als waarin je post lijkt me echt heel leuk, maar ik ben bang dat elektuur daar anders over denkt, en er zal wel veel tijd in de spellingscontrole gaan zitten .
Honourable Member
@Lucky Luke
Don't worry, ik heb hier het boek Visual Basic for electronic engineering applications wat ook van de hand van F_E is.
Dat is zeer goed en verhelderend geschreven.
Ik heb er de eerste 3 hoofdstukken van doorgelezen en zelfs ik kon het redelijk volgen ondanks dat het normaal gezien echt niet mijn ding is.
De tijd ontbreekt me om er nu de komende twee maanden mee verder te gaan plus dat ik nog ergens op een goede manier de 6.0 ergens vandaan moet halen.
Ging nu al twee keer fout maar dat ligt dus puur aan mij.
Als dit nieuwe boek er komt zal ik het ook vast en zeker bestellen, alvast voor die paar dagen in de nabije toekomst dat ik me daar misschien aan kan gaan wijden.
Er is me al een aantal maal FPGA aangeraden omdat ik wel iets met logica en symbolen heb maar absoluut niets met programmeertaal.
Golden Member
Op 8 juli 2006 04:47:04 schreef free_electron:
[...]dat is inderdaad de bedoeling.
een overzichtje van de inhoud tot nu toe :
Chapter 2 : Er was eens... Booleaanse Algebra 1.4-10
2.1 : De operatoren 2.1-10
2.2 : De basiswetten 2.2-10
2.3 : De wetten van DeMorgan 2.3-11
2.4 : Overzicht van de Rekenregels 2.4-12
Chapter 3 : Logische vergelijkingen 2.4-13
3.1 : Eenvoudige vergelijkingen 3.1-13
3.2 : Waarheidstabellen 3.2-14
3.2.1 : Opstellen van de ingangscombinaties 3.2-15
Chapter 4 : Reductie van logische vergelijkingen 3.2-18
4.1 : Booleaanse algebra en de Morgan 4.1-18
4.2 : Karnaugh Kaarten 4.2-18
4.3 : Quine-McCluskey 4.3-19
4.3.1 : Het QM Algoritme 4.3-20
4.3.2 : Vaststellingen 4.3-25
Chapter 5 : De Basis poorten 4.3-26
5.1 : De grondpoorten 5.1-26
5.1.1 : NOT 5.1-26
5.1.2 : AND 5.1-27
5.1.3 : OR 5.1-27
5.2 : Afgeleide poorten 5.2-28
5.2.1 : NAND 5.2-28
5.2.2 : NOR 5.2-29
5.2.3 : EXOR 5.2-30
5.2.4 : EXNOR 5.2-31
Chapter 6 : Combinatorische systemen 5.2-33
6.1 : Encoders en Decoders 6.1-33
6.1.1 : Encoder 6.1-33
6.1.2 : Prioriteits encoder 6.1-37
6.1.3 : Decoder 6.1-37
6.1.4 : Transcoders 6.1-37
6.1.5 : Praktische methode om snel transcoders te maken 6.1-38
6.1.6 : Vaststellingen 6.1-40
6.2 : Multiplexers en de-multiplexers 6.2-40
6.2.1 : Multiplexers 6.2-40
6.2.2 : De-multiplexers 6.2-43
6.3 : Rekenkundige circuits 6.3-44
6.3.1 : Adder schakelingen (optellers) 6.3-45
6.3.2 : Look Ahead adder 6.3-49
6.3.3 : Subtractors (aftellers) 6.3-49
6.3.4 : Multipliers (Vermenigvuldigers) 6.3-49
6.3.5 : Dividers (delers) 6.3-49
6.4 : Code convertoren 6.4-49
6.4.1 : Binair codes : 6.4-49
6.5 : Parity generatoren 6.5-50
6.6 : Lookup tables 6.6-50
6.6.1 : Implementatie van logica door middel van LUTs 6.6-50
6.7 : Speciale poorten 6.7-50
6.7.1 : Tristate gates 6.7-50
6.7.2 : Open collector / Drain 6.7-50
Chapter 7 : Combinatorische logica maken met klassieke bouwstenen. 6.7-51
Chapter 8 : Geheugen elementen 6.7-52
8.1 : De Latch 8.1-52
8.1.1 : D Latch 8.1-52
8.1.2 : T Latch 8.1-52
8.2 : De Flipflop 8.2-52
8.2.1 : RS 8.2-52
8.2.2 : RST 8.2-52
8.2.3 : JK 8.2-52
8.2.4 : JKMS 8.2-52
8.2.5 : D flipflop 8.2-52
Chapter 9 : Ontwerpen met Geheugen elementen 8.2-53
9.1 : Tellers 9.1-53
9.1.1 : Asynchrone tellers 9.1-53
9.1.2 : Synchrone tellers 9.1-53
9.2 : Delers 9.2-54
9.3 : Rate Multipliers 9.3-54
9.4 : State Machines 9.4-54
9.4.1 : Moore 9.4-54
9.4.2 : Mealy 9.4-54
9.5 : Sequencers 9.5-54
9.5.1 : N-step sequencers 9.5-54
9.6 : Multiphase generatoren 9.6-54
9.6.1 : 4 Phase clock generator 9.6-54
9.6.2 : N-phase generatoren 9.6-54
9.7 : PLL circuits 9.7-54
9.7.1 : PLL engine 9.7-54
9.8 : Synchronizers 9.8-54
9.9 : Debouncers 9.9-54
9.10 : Registers 9.10-55
9.10.1 : Schuifregisters 9.10-55
9.11 : Memory elementen 9.11-55
9.11.1 : RAM 9.11-55
9.12 : Multiport 9.12-55
9.12.1 : Dual Port 9.12-55
9.12.2 : Multiport 9.12-55
9.12.3 : Semaforen 9.12-55
Chapter 10 : Vaste Logica Families 9.12-56
10.1 : RTL en DTL 10.1-56
10.2 : TTL 10.2-57
10.3 : ECL 10.3-59
10.4 : CMOS 10.4-59
10.5 : PECL 10.5-59
10.6 : I2L 10.6-59
10.7 : Gunning transistor Logic 10.7-59
10.8 : GaAs logica 10.8-59
Chapter 11 : Ontwerpen met echte logica 10.8-60
11.1 : Logische levels en de verboden zone 11.1-60
11.1.1 : De uitgangsniveaus 11.1-60
11.1.2 : De ingangs niveaus 11.1-61
11.1.3 : De verboden zone 11.1-61
11.2 : Rise- en Fall-time van signalen 11.2-61
11.3 : Schmitttriggers 11.3-62
11.4 : Fan-in en fan-out 11.4-63
11.4.1 : Fan-Out 11.4-63
11.4.2 : Fan-In 11.4-63
11.4.3 : Wat moet je er mee 11.4-64
11.5 : Stoorgevoleigheid 11.5-64
11.5.1 : Differentiele signalen 11.5-64
11.6 : Voedings ontkoppleing 11.6-64
11.6.1 : Stroomverbruik van cmos 11.6-64
11.7 : Propagation delay 11.7-64
11.8 : Setup en hold time 11.8-65
11.9 : Race condities 11.9-65
11.10 : Metastabiliteit 11.10-65
11.11 : Ringing en ground bounce 11.11-66
11.12 : Crosstalk 11.12-66
11.12.1 : Bord layout 11.12-66
11.12.2 : Terminatieweerstanden 11.12-66
11.12.3 : Serieweerstanden 11.12-66
11.12.4 : Transmissielijnen 11.12-66
11.12.5 : Vermijden van t-stubs 11.12-67
11.13 : Recyclage van logische poorten 11.13-67
11.13.1 : Het schuiven van invertoren 11.13-67
Chapter 12 : Programmeerbare logica 11.13-68
12.1 : Geschiedenis 12.1-68
12.2 : Types 12.2-71
12.2.1 : FPLA 12.2-71
12.2.2 : PAL 12.2-72
12.2.3 : GAL 12.2-72
12.2.4 : EPLD 12.2-73
12.2.5 : CPLD 12.2-74
12.2.6 : Gate Array 12.2-75
12.2.7 : FPGA 12.2-75
12.2.8 : Hybride componenten 12.2-77
Chapter 13 : Ontwerpen met PLD’s 12.2-78
13.1 : Voeding 13.1-78
13.1.1 : Multivoltage IO circuits 13.1-79
13.2 : Busvoorzieningen 13.2-79
13.3 : Programmering 13.3-79
13.4 : Clock voorziening 13.4-80
Chapter 14 : Synthesetalen 13.4-81
14.1 : ABEL 14.1-81
14.2 : Cupl 14.2-81
14.3 : AHDL 14.3-81
14.4 : Verilog 14.4-81
14.5 : VHDL 14.5-81
Chapter 15 : Ontwikkelsystemen 14.5-82
15.1 : Altera Quartus-II 15.1-82
15.2 : Xilinx ISE 15.2-82
Chapter 16 : Quartus tutorial 15.2-83
16.1 : Installatie 16.1-83
16.1.1 : Installeren 16.1-83
16.1.2 : Licentie installatie 16.1-83
16.2 : Opstarten 16.2-83
16.2.1 : De eerste start 16.2-83
16.3 : Aanmaken van een project 16.3-83
16.3.1 : Soorten files 16.3-83
16.3.2 : Andere files 16.3-83
16.4 : Tekenen van een schema 16.4-84
16.4.1 : Componentne plaatsen en verplaatsen 16.4-84
16.4.2 : Verbinden van componenten 16.4-84
16.4.3 : In en uitgangen 16.4-84
16.4.4 : Bussen 16.4-84
16.4.5 : Maken van subcircuits 16.4-84
16.4.6 : Device assignment 16.4-84
16.4.7 : Pin assignement 16.4-84
16.4.8 : Speciale functieblokken 16.4-84
16.5 : Instantieren van subcircuits 16.5-84
16.6 : De eerste compilatie 16.6-85
16.6.1 : Lezen van het compilatierapport 16.6-85
16.7 : Simulatie 16.7-85
16.7.1 : Aanmaken van vectorfiles 16.7-85
16.8 : Manipulatie van de simulatie uitdraai 16.8-85
Chapter 17 : Implementatie van Logica in PLD 16.8-86
17.1 : Schematisch ontwerp 17.1-86
17.2 : Verilog ontwerp 17.2-86
17.3 : VHDL ontwerp 17.3-86
17.4 : Simulatie 17.4-86
17.5 : Fusemap creatie 17.5-86
17.6 : Programmatie 17.6-86houdt er rekening mee dat dit slechts ongeveer 1/3 is . ( zo ver ben ik. het meest is in 'half-formaat' geschreven. met andere woorden de harde kern is er maar het moet nog 'leesbaar' gemaakt worden.
dus als je vindt dat er in deze tabel nog iets TUSSEN moet
( der komt nog meer achteraan , en daar mag je ook sugesties over doen hoor). t'is kestie dat er niks vergeten is....
Dat word inderdaad een dikke pil...
10/11/2008: bij deze een gelukkige verjaardag hé Free.
(tja, die taart ga je weer zelf moeten kopen hé)
- - big bang - -
Haha, wederom ja..
feli
is er weer een update voor de verwachte opleverdatum?